KR20010066269A - semiconductor package and metod for fabricating the same - Google Patents
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Abstract
Description
본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 기계적·전기적 특성이 우수하며 적층을 통해 메모리 용량을 증가시킬 수 있는 경박단소화된 새로운 타입의 적층형 반도체 패키지 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, and more particularly, to a new type of thin and thin stacked semiconductor package capable of increasing memory capacity through stacking and a method of manufacturing the same.
일반적으로, 반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지금까지 계속 발전해오고 있다.In general, the packaging technology for integrated circuits in the semiconductor industry continues to evolve to meet the demand for miniaturization and mounting reliability.
즉, 소형화에 대한 요구는 칩 스케일에 근접한 패키지에 대한 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키지 제조 기술에 대한 중요성을 부각시키고 있다.In other words, the demand for miniaturization is accelerating the development of packages close to the chip scale, and the demand for mounting reliability emphasizes the importance of package manufacturing technology that can improve the efficiency of mounting work and the mechanical and electrical reliability after mounting. I'm making it.
한편, 일반적으로 반도체소자는 집적회로가 형성된 웨이퍼 상태에서 낱개의 칩으로 각각 분리된 후, 이것을 플라스틱 패키지나 세라믹 패키지에 탑재하여 기판에의 실장이 용이하도록 조립하는 패키징 공정을 거치게 된다.On the other hand, in general, semiconductor devices are separated into individual chips in a wafer in which integrated circuits are formed, and then mounted in a plastic package or a ceramic package, and then subjected to a packaging process for assembling the substrate to facilitate mounting on the substrate.
이와 같이 행해지는 반도체소자에 대한 패키징 공정의 주목적은 기판이나 소켓에 실장하기 위한 형상의 확보와 기능보호에 있다고 할 수 있다.The main purpose of the packaging step for the semiconductor element thus performed is to secure the shape and protect the function for mounting on the substrate or the socket.
또한, 최근에는 집적회로의 고집적화에 따라 다핀화, 미세조립기술, 또 실장형태의 다양화에 따른 패키지의 다종류화 등, 조립공정과 관련된 기술도 각각 세분된 분야에 따라 크게 변화하고 있다.In addition, in recent years, technologies related to the assembly process, such as multi-pinning, micro-assembly technology, and package variety due to the diversification of the mounting type according to the high integration of integrated circuits, are also greatly changed according to the subdivided fields.
반도체 조립공정의 개요에 대해 현재 가장 많이 사용되고 있는 플라스틱 타입의 반도체소자를 도 1을 참조하여 예로 들어 설명하면 다음과 같다.The plastic type semiconductor device, which is currently used the most, for the outline of the semiconductor assembly process will be described with reference to FIG. 1 as an example.
먼저, 전기적 회로가 형성된 웨이퍼를 각각의 단일칩으로 분리하는데, 이때 Si(실리콘)는 모스경도 7로서 딱딱하고 깨지기 쉬운 성질을 갖고 있으므로 웨이퍼의 제조시 미리 분리할 라인에 절단하기 위한 물질을 넣어두고 이 분리라인(break line)을 따라 브레이크 응력을 가해 개별 칩으로 분리시키는 방법을 취하는 경우가 많다.First, the wafer on which the electrical circuit is formed is separated into each single chip. In this case, Si (silicon) has a Mohs hardness of 7, which is hard and brittle, so that a material for cutting is placed in a line to be separated in advance in manufacturing the wafer. In many cases, a break stress is applied along this break line to separate the chips into individual chips.
또한, 분리된 각각의 반도체칩(1a)은 리드프레임의 다이패드(10)에 접착제를 매개로 하여 본딩되고, 이때의 접합방법은 Au-Si 공정(共晶)법, 납땜법, 수지접착법 등이 있으며 용도에 따라 알맞은 방법이 선택되어 사용된다.In addition, each of the separated semiconductor chips 1a is bonded to the die pad 10 of the lead frame using an adhesive, and the bonding method is Au-Si process, soldering method, resin bonding method. Etc. and a suitable method is selected according to the use.
한편, 전술한 바와같이 반도체칩(1a)을 리드프레임의 다이패드(10)에 접착하는 목적은 조립이 완료된 후 기판에 실장시키기 위해서 뿐만 아니라, 전기적 입출력단자나 어스(earth)를 겸하는 일도 있으며 소자의 동작시 발생하는 열의 방열통로로서도 필요로하는 경우가 있기 때문이다.On the other hand, as described above, the purpose of adhering the semiconductor chip 1a to the die pad 10 of the lead frame is not only to be mounted on a substrate after assembly is completed, but also to serve as an electrical input / output terminal or earth. This is because the heat dissipation path of heat generated during the operation may also be required.
상기와 같이 반도체칩(1a)을 본딩한 후에는 칩과 리드프레임의 인너리드(11a)(inner lead)를 골드와이어(12)로 본딩하므로써 연결하게 되며, 와이어 본딩의 방법으로 플라스틱 봉함 패키지에서는 일반적으로 골드와이어를 사용한 열압착법 또는 열압착법과 초음파법을 혼용한 방법이 주로 이용되고 있다.After bonding the semiconductor chip (1a) as described above, the inner lead (11a) (inner lead) of the chip and the lead frame is bonded by the gold wire 12, and in the plastic sealing package by wire bonding method As a result, a thermocompression method using a gold wire or a method using a thermocompression method and an ultrasonic method is mainly used.
또한, 와이어 본딩에 의해 반도체칩(1a)과 인너리드(11a)가 전기적으로 연결된 후에는 칩을 고순도의 에폭시 수지를 사용하여 성형 봉합하므로써 몰드바디(13)를 형성시키는 몰딩공정이 수행되는데, 이때 사용되는 에폭시 수지는 집적회로의 신뢰성을 좌우하는 중요한 요소이며, 수지의 고순도화와 몰딩시 집적회로에 주어지는 응력을 저감시키기 위한 저응력화 등의 개선이 추진되고 있다.In addition, after the semiconductor chip 1a and the inner lead 11a are electrically connected by wire bonding, a molding process of forming the mold body 13 by forming and sealing the chip using a high purity epoxy resin is performed. Epoxy resins used are important factors that determine the reliability of integrated circuits, and improvements such as high purity of resins and low stresses for reducing stress applied to integrated circuits during molding are being promoted.
그리고, 상기한 공정이 완료된 후에는 반도체 패키지를 소켓이나 기판에 실장하기 위해 아웃터리드(11b)(outer lead)를 소정의 형상으로 절단하고 성형하는 트림/포밍 공정이 행해지며, 아웃터리드(11b)에는 실장접합성(납땜성)을 향상시키기 위해 도금이나 납 딥(dip) 처리된다.After the above process is completed, a trim / forming process of cutting and molding the outer lead 11b into a predetermined shape is performed to mount the semiconductor package on the socket or the substrate. The plating is subjected to plating or lead dip treatment to improve the mountability (solderability).
한편, 반도체 패키지는 실장형태 및 리드형태에 따라 여러 가지 유형으로 나뉘는데, 패키지의 대표적인 예로서는 전술한 DIP(Dual Inline Package)외에 QFP(Quad Flat Package), TSOP(Thin Small Outline Package), BGA 패키지( Ball Grid Array package), BLP(Bottom Leaded Package) 등이 있으며, 계속 다핀(多-pin)화 또는 경박단소(輕薄短小)화 되고 있다.On the other hand, semiconductor packages are divided into various types according to the mounting type and the lead type. As a representative example of the package, in addition to the above-described dual inline package (DIP), QFP (Quad Flat Package), TSOP (Thin Small Outline Package), and BGA package (Ball) Grid Array package (BLP), Bottom Leaded Package (BLP), and the like, continue to be multi-pin or light and thin.
상기한 패키지 타입중, BGA 패키지(Ball Grid Array package)는 반도체칩(1a)이 부착된 기판의 이면에 구형의 솔더볼을 소정의 상태로 배열(Array)하여 아웃터리드(outer lead) 대신으로 사용하게 되며, 상기 BGA 패키지는 패키지 몸체(Package Body) 면적을 QFP(Quad Flat Package) 타입보다 작게 하는데 유리하며, QFP와는 달리 리드의 변형이 없는 장점이 있다.Among the package types described above, the BGA package (Ball Grid Array package) is arranged in a predetermined state by arranging a spherical solder ball on the back surface of the substrate on which the semiconductor chip 1a is attached to be used instead of an outer lead. In addition, the BGA package is advantageous in making the package body area smaller than the Quad Flat Package (QFP) type, and unlike the QFP, there is an advantage of no deformation of the lead.
또한, BLP(Bottom Leaded Package)는 패키지 몸체의 바텀면을 통해 노출된 리드를 이용하여 기판에 실장하므로, 패키지 몸체의 두께를 DIP나 QFP 타입에 비해 작게 할 수 있다.In addition, since BLP (Bottom Leaded Package) is mounted on the substrate using leads exposed through the bottom surface of the package body, the thickness of the package body can be smaller than that of the DIP or QFP type.
한편, 상기한 반도체 패키지들은 실장면적, 입출력 단자수, 전기적 신뢰성, 제조공정의 유연성, 제조비용등에 있어 제각기 장점 및 단점을 갖고 있다.Meanwhile, the semiconductor packages have advantages and disadvantages in terms of mounting area, number of input / output terminals, electrical reliability, manufacturing process flexibility, manufacturing cost, and the like.
따라서, 상기한 각 패키지들의 장점을 살리면서 단점을 해소한 새로운 타입의 반도체 패키지가 계속적으로 연구 개발되고 있는 실정이다.Therefore, a new type of semiconductor package that solves the disadvantages while making use of the advantages of the above-mentioned packages is continuously being researched and developed.
본 발명은 짧은 신호선과 높은 열방출 성능을 갖는 한편 리드 벤트가 방지되어 기계적·전기적 신뢰성이 뛰어날 뿐만 아니라, 반도체 패키지의 전체적인 높이 및 면적등 사이즈가 경박단소화되며, 적층을 통해 메모리 용량의 확장이 가능한 새로운 구조의 반도체 패키지를 제공하는데 그 목적이 있다.The present invention not only has a short signal line and high heat dissipation performance, but also prevents lead venting, thereby providing excellent mechanical and electrical reliability, and reducing the overall height and area of the semiconductor package. It is an object of the present invention to provide a semiconductor package having a new structure possible.
도 1은 종래 반도체 패키지의 일예를 나타낸 종단면도1 is a longitudinal cross-sectional view showing an example of a conventional semiconductor package
도 2는 본 발명의 제1실시예에 따른 반도체 패키지 구조를 나타낸 것으로서, 도 3f의 Ⅰ-Ⅰ선을 따라 절개하여 나타낸 종단면도2 is a cross-sectional view illustrating a semiconductor package structure according to a first embodiment of the present invention, and is cut along the line I-I of FIG. 3F.
도 3a 내지 도 3g는 도 2의 반도체 패키지가 제조 과정을 설명하기 위한 것으로서,3A to 3G illustrate the manufacturing process of the semiconductor package of FIG. 2.
도 3a는 본 발명의 제1실시예에 따른 반도체 패키지 제조용 리드프레임을 나타낸 평면도3A is a plan view illustrating a lead frame for manufacturing a semiconductor package according to the first embodiment of the present invention.
도 3b는 반도체칩 상면에 접착부재가 부착된 상태를 나타낸 사시도Figure 3b is a perspective view showing a state in which the adhesive member is attached to the upper surface of the semiconductor chip
도 3c는 반도체칩 상면의 접착부재에 리드프레임의 리드가 부착된 상태를 나타낸 평면도3C is a plan view illustrating a state in which a lead of a lead frame is attached to an adhesive member on an upper surface of a semiconductor chip;
도 3d는 반도체칩의 센터패드와 리드가 와이어본딩된 상태를 나타낸 평면도3D is a plan view illustrating a state in which a center pad and a lead of a semiconductor chip are wire bonded;
도 3e의 도 3d의 몰딩후 상태를 나타낸 평면도3E is a plan view showing a state after molding of FIG. 3D
도 3f는 트리밍 완료후의 상태를 나타낸 평면도3F is a plan view showing a state after trimming is completed;
도 3g는 도 3f의 종단면도로서, 본 발명의 제1실시예에 따른 반도체 패키지의 완성된 상태도FIG. 3G is a longitudinal sectional view of FIG. 3F, showing a completed state of the semiconductor package according to the first embodiment of the present invention; FIG.
도 4는 본 발명의 제1실시예에 따른 반도체 패키지가 마더보드에 실장된 상태를 나타낸 종단면도4 is a longitudinal sectional view showing a semiconductor package mounted on a motherboard according to a first embodiment of the present invention;
도 5는 본 발명의 제1실시예에 따른 반도체 패키지가 적층된 상태를 나타낸 종단면도5 is a longitudinal cross-sectional view illustrating a state in which semiconductor packages according to a first embodiment of the present invention are stacked;
도 6은 본 발명의 제2실시예에 따른 반도체 패키지 구조를 나타낸 종단면도6 is a longitudinal sectional view showing a semiconductor package structure according to a second embodiment of the present invention;
도 7은 도 6의 반도체 패키지가 마더보드에 실장된 상태를 나타낸 종단면도7 is a longitudinal cross-sectional view illustrating a state in which the semiconductor package of FIG. 6 is mounted on a motherboard;
도 8은 도 6의 반도체 패키지가 적층된 상태를 나타낸 종단면도8 is a longitudinal cross-sectional view illustrating a state in which the semiconductor packages of FIG. 6 are stacked;
도 9는 본 발명의 제3실시예에 따른 반도체 패키지 구조를 나타낸 것으로서, 도 10f의 Ⅱ-Ⅱ선을 따라 절개하여 나타낸 종단면도9 is a cross-sectional view illustrating a semiconductor package structure according to a third embodiment of the present invention, and is cut along the line II-II of FIG. 10F.
도 10a 내지 도 10g는 도 9의 반도체 패키지가 제조 과정을 설명하기 위한 것으로서,10A through 10G illustrate the manufacturing process of the semiconductor package of FIG. 9.
도 10a는 본 발명의 제3실시예에 따른 반도체 패키지 제조용 리드프레임을 나타낸 평면도10A is a plan view illustrating a leadframe for manufacturing a semiconductor package according to a third embodiment of the present invention.
도 10b는 반도체칩 상면에 접착부재가 부착된 상태를 나타낸 사시도10B is a perspective view illustrating a state in which an adhesive member is attached to an upper surface of a semiconductor chip.
도 10c는 반도체칩 상면의 접착부재에 리드프레임의 리드가 부착된 상태를 나타낸 평면도10C is a plan view illustrating a state in which a lead of a lead frame is attached to an adhesive member on an upper surface of a semiconductor chip;
도 10d는 반도체칩의 센터패드와 리드가 와이어본딩된 상태를 나타낸 평면도FIG. 10D is a plan view illustrating wire bonds between a center pad and a lead of a semiconductor chip
도 10e의 도 10d의 몰딩후 상태를 나타낸 평면도10E is a plan view showing a state after molding of FIG. 10D
도 10f는 트리밍 완료후의 상태를 나타낸 평면도10F is a plan view showing a state after trimming is completed;
도 10g는 도 10f의 종단면도로서, 본 발명의 제3실시예에 따른 반도체 패키지의 완성된 상태도FIG. 10G is a longitudinal sectional view of FIG. 10F, illustrating a completed state of a semiconductor package according to a third embodiment of the present disclosure;
도 11은 본 발명의 제3실시예에 따른 반도체 패키지가 마더보드에 실장된 상태를 나타낸 종단면도11 is a longitudinal cross-sectional view illustrating a semiconductor package mounted on a motherboard according to a third exemplary embodiment of the present invention.
도 12는 본 발명의 제3실시예에 따른 반도체 패키지가 적층된 상태를 나타낸 종단면도12 is a longitudinal cross-sectional view illustrating a stacked state of semiconductor packages according to a third embodiment of the present invention;
도 13은 본 발명의 제4실시예에 따른 반도체 패키지를 나타낸 종단면도13 is a longitudinal sectional view showing a semiconductor package according to a fourth embodiment of the present invention;
도 14는 도 13의 반도체 패키지가 마더보드에 실장된 상태를 나타낸 종단면도14 is a longitudinal cross-sectional view illustrating a state in which the semiconductor package of FIG. 13 is mounted on a motherboard;
도 15는 도 13의 반도체 패키지가 적층된 상태를 나타낸 종단면도15 is a longitudinal cross-sectional view illustrating a state in which the semiconductor packages of FIG. 13 are stacked;
도 16은 본 발명에 적용된 리드프레임의 다른 실시예를 나타낸 평면도16 is a plan view showing another embodiment of a lead frame applied to the present invention
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
1:반도체칩 100:센터패드1: Semiconductor chip 100: Center pad
2:접착부재 3:리드2: adhesive member 3: lead
300:와이어본딩부 301a,301b:솔더랜드300: wire bonding unit 301a, 301b: solder land
302:방열랜드 4:전도성연결부재302: heat dissipation land 4: conductive connecting member
5:몰드바디 6:솔더볼5: Molded body 6: Solder ball
7:솔더페이스트 8:마더보드7: solder paste 8: motherboard
9:리드프레임 PU:상부 패키지9: Leadframe P U : Top package
PL:하부 패키지P L : Bottom Package
상기한 목적을 달성하기 위해, 본 발명은 센터패드를 구비한 반도체칩과, 상기 반도체칩의 상면 양측에 각각 부착되는 접착부재와, 상기 접착부재에 부착되어 반도체칩의 상면 및 측면을 감싸도록 위치하며 반도체칩의 센터패드와의 전기적 접속을 위한 와이어본딩부와 외부전원과의 접속을 위해 몰드바디 외측으로 노출되는 솔더랜드 및 열방출을 위한 방열랜드가 구비된 리드와, 상기 반도체칩의 센터패드와 상기 리드의 와이어본딩부를 각각 전기적으로 연결하는 전도성 연결부재와, 상기 반도체칩의 하면과 리드의 솔더랜드 및 방열랜드를 제외한 나머지 전체구조를 봉지하는 몰드바디를 포함하여서 됨을 특징으로 하는 반도체 패키지가 제공된다.In order to achieve the above object, the present invention provides a semiconductor chip having a center pad, an adhesive member attached to both sides of the upper surface of the semiconductor chip, and a position attached to the adhesive member to surround the top and side surfaces of the semiconductor chip. A lead having a wire bonding portion for electrical connection with the center pad of the semiconductor chip, a solder land exposed outside the mold body for connection with an external power source, and a heat dissipation land for heat dissipation, and a center pad of the semiconductor chip And a conductive connection member electrically connecting the wire bonding portions of the leads to each other, and a mold body for encapsulating the entire structure except for the solder land and the heat dissipation land of the lower surface of the semiconductor chip. Is provided.
한편, 상기한 목적을 달성하기 위한 본 발명의 다른 형태에 따르면, 센터패드를 구비한 반도체칩 상면에 접착부재를 부착하는 단계와, 상기 접착부재 상면에리드를 부착하는 단계와, 상기 반도체칩의 센터패드와 리드의 와이어본딩부를 전도성 연결부재를 이용하여 전기적으로 연결하는 단계와, 상기 반도체칩의 하면과 리드의 솔더랜드 및 방열랜드 만이 외부로 노출되고 이를 제외한 나머지 전체구조가 봉지되도록 봉지수지로 봉지하는 단계를 포함하여서 됨을 특징으로 하는 반도체 패키지 제조방법이 제공된다.On the other hand, according to another aspect of the present invention for achieving the above object, the step of attaching an adhesive member on the upper surface of the semiconductor chip having a center pad, and attaching a lead to the upper surface of the adhesive member, and Electrically connecting the center pad and the wire bonding portion of the lead using a conductive connecting member, and the bottom surface of the semiconductor chip and only the solder land and the heat dissipation land of the lead are exposed to the outside, and the entire structure except for this is encapsulated with an encapsulating resin. Provided is a method of manufacturing a semiconductor package comprising the step of encapsulating.
이하, 본 발명의 각 실시예를 첨부도면 도 2 내지 도 16을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, each embodiment of the present invention will be described in detail with reference to FIGS. 2 to 16.
도 2는 본 발명의 제1실시예에 따른 반도체 패키지 구조를 나타낸 종단면도이고, 도 3a 내지 도 3g는 도 2의 반도체 패키지가 제조 과정을 설명하기 위한 것으로서, 본 발명의 제1실시예에 따른 반도체 패키지는 센터패드(100)를 구비한 반도체칩(1)과, 상기 반도체칩(1)의 상면 양측에 각각 부착되는 접착부재(2)와, 상기 접착부재(2)에 부착되어 반도체칩(1)의 상면 및 측면을 감싸도록 위치하며 반도체칩(1)의 센터패드(100)와의 전기적 접속을 위한 와이어본딩부(300)와 외부전원과의 접속을 위해 몰드바디(5) 상·하면으로 노출되는 솔더랜드(301a)(301b) 및 열방출을 위해 몰드바디(5) 측면으로 노출되는 방열랜드(302)가 구비된 리드(3)와, 상기 반도체칩(1)의 센터패드(100)와 상기 리드(3)의 와이어본딩부(300)를 각각 전기적으로 연결하는 전도성 연결부재(4)와, 상기 반도체칩(1)의 하면과 리드(3)의 솔더랜드(301a)(301b) 및 방열랜드(302)를 제외한 나머지 전체구조를 봉지하는 몰드바디(5)가 구비되어 구성된다.2 is a longitudinal cross-sectional view illustrating a semiconductor package structure according to a first embodiment of the present invention, and FIGS. 3A to 3G illustrate a manufacturing process of the semiconductor package of FIG. 2, and according to the first embodiment of the present invention. The semiconductor package includes a semiconductor chip 1 having a center pad 100, an adhesive member 2 attached to both sides of an upper surface of the semiconductor chip 1, and a semiconductor chip attached to the adhesive member 2. Positioned to cover the upper and side surfaces of 1) and the upper and lower mold body 5 for connecting the wire bonding portion 300 for electrical connection with the center pad 100 of the semiconductor chip 1 and an external power source. Leads 3 having exposed solder lands 301a and 301b and heat dissipation lands 302 exposed to side surfaces of the mold body 5 for heat dissipation, and a center pad 100 of the semiconductor chip 1. And a conductive connection member 4 for electrically connecting the wire bonding portion 300 of the lead 3 to each other. A mold body 5 for sealing the entire structure except for the lower surface of the conductor chip 1 and the solder lands 301a and 301b and the heat dissipation land 302 of the lead 3 is provided.
이 때, 패키지 단품상태로 마더보드(8)에 실장시에는 상기 몰드바디(5) 상·하면으로 노출된 솔더랜드(301a)(301b) 중에서 몰드바디(5) 하면으로 노출된 솔더랜드(301a)에만 전도성 향상을 위해 Au 또는 Ag가 플레이팅을 하면 되며, 패키지 적층시에는 하부측 패키지에 있어서는 몰드바디(5) 상·하면으로 노출된 솔더랜드(301a)(301b) 양측에 모두 Au 또는 Ag가 플레이팅됨이 바람직하다.At this time, the solder land 301a exposed to the lower surface of the mold body 5 among the solder lands 301a and 301b exposed to the upper and lower surfaces of the mold body 5 when the package 8 is mounted on the motherboard 8 in a packaged state. Only Au or Ag should be plated to improve conductivity, and when the package is stacked, Au or Ag may be exposed on both sides of the solder lands 301a and 301b exposed to the upper and lower surfaces of the mold body 5. Is preferably plated.
한편, 상기 반도체칩(1) 상면에 부착되는 접착부재(2)는 절연성을 갖는 양면 접착테이프를 적용함이 바람직하나, 에폭시 수지(epoxy resin)를 도포하여도 무방하다.On the other hand, the adhesive member 2 attached to the upper surface of the semiconductor chip 1 preferably applies an insulating double-sided adhesive tape, but may be applied with an epoxy resin (epoxy resin).
이와 같이 구성된 본 발명의 제1실시예에 따른 반도체 패키지 제조과정 및 작용을 설명하면 다음과 같다.Referring to the manufacturing process and operation of the semiconductor package according to the first embodiment of the present invention configured as described above are as follows.
먼저, 도 3a에 나타낸 바와 같은 구조의 리드프레임(9) 및, 센터패드(100)가 구비된 반도체칩(1)이 각각 준비된 상태에서, 도 3b에 나타낸 바와 같이 상기 반도체칩(1) 상면의 센터패드(100)로부터 소정거리 이격된 위치에 양면 접착테이프를 각각 부착한다.First, as shown in FIG. 3B, the lead frame 9 having the structure as shown in FIG. 3A and the semiconductor chip 1 with the center pad 100 are prepared, respectively, as shown in FIG. 3B. The double-sided adhesive tape is attached to the center pad 100 at a predetermined distance apart from each other.
이어, 도 3c에 나타낸 바와 같이, 상기 반도체칩(1)의 접착테이프 상면에 리드프레임(9)의 리드(3)가 부착되도록 한다.3C, the lead 3 of the lead frame 9 is attached to the upper surface of the adhesive tape of the semiconductor chip 1.
이 때, 상기 접착테이프에는 상기 리드(3)의 와이어본딩부(300) 하면이 접착된다.At this time, the lower surface of the wire bonding portion 300 of the lead 3 is bonded to the adhesive tape.
한편, 상기와 같이 리드(3)가 접착테이프에 의해 부착되어 반도체칩(1) 상면에 위치한 후에는, 도 3d에 나타낸 바와 같이 전도성 연결부재(4)인 골드와이어를 이용하여 반도체칩(1)의 센터패드(100)와 리드(3)의 와이어본딩부(300)를 전기적으로 연결하는 와이어본딩을 실시하게 된다.On the other hand, after the lead 3 is attached to the upper surface of the semiconductor chip 1 by the adhesive tape as described above, as shown in FIG. 3D, the semiconductor chip 1 is formed using gold wires, which are conductive connecting members 4. Wire bonding is performed to electrically connect the center pad 100 of the wire bonding portion 300 of the lead (3).
아울러, 상기한 바와 같이 와이어 본딩을 실시한 후에는 도 3e에 나타낸 바와 같이 반도체칩(1) 및 전도성연결부재(4)인 골드와이어를 봉지수지로써 봉지(encapsulation)하는 봉지 공정을 수행하게 된다.In addition, after the wire bonding is performed as described above, as shown in FIG. 3E, an encapsulation process of encapsulating the gold wire, which is the semiconductor chip 1 and the conductive connecting member 4, with an encapsulating resin is performed.
이 때, 상기 반도체칩(1)의 하면과 리드(3)의 솔더랜드(301a)(301b) 및 방열랜드(302) 만이 외부로 노출되고, 이를 제외한 나머지 전체구조가 몰드바디(5)에 의해 봉지되어 외부 환경으로부터 보호되도록 한다.At this time, only the lower surface of the semiconductor chip 1 and the solder lands 301a and 301b and the heat dissipation land 302 of the lead 3 are exposed to the outside, and the rest of the entire structure is formed by the mold body 5. Encapsulated to be protected from the external environment.
그 후, 최종적으로 상기 리드프레임(9)의 리드(3)를 제외한 부분을 절단하여 제거하는 트리밍 공정을 실시하면, 도 3f 및 도 3g에 나타낸 바와 같은 구조의 반도체 패키지가 구현된다.Thereafter, when a trimming process of finally cutting and removing portions of the lead frame 9 except for the lead 3 is performed, a semiconductor package having a structure as shown in FIGS. 3F and 3G is implemented.
한편, 도 4는 본 발명의 제1실시예에 따른 반도체 패키지가 마더보드(8)에 실장된 상태를 나타낸 종단면도로서, 마더보드(8)에 실장시 마더보드(8)의 외부접속단자(도시는 생략함) 상부면에 솔더페이스트(7)(solder paste)를 도포한 후, 제1실시예에 따른 반도체 패키지의 몰드바디(5) 하면으로 노출된 솔더랜드(301a)가 상기 솔더페이스트(7) 상에 안착되도록 한 상태에서, 리플로우(reflow) 공정을 수행하여 반도체 패키지가 상기 마더보드(8) 상에 접합되도록 한다.4 is a longitudinal cross-sectional view illustrating a semiconductor package mounted on a motherboard 8 according to a first embodiment of the present invention, wherein the external connection terminal of the motherboard 8 when mounted on the motherboard 8 (FIG. After the application of the solder paste 7 (solder paste) to the upper surface, the solder land (301a) exposed to the lower surface of the mold body 5 of the semiconductor package according to the first embodiment is the solder paste ( In a state where it is allowed to rest on 7), a reflow process is performed so that the semiconductor package is bonded onto the motherboard 8.
이 때, 상기 반도체 패키지의 솔더랜드(301a) 하면에는 전도성이 좋은 Ag 또는 Au를 플레이팅하여 마더보드(8)에 실장시 접합성이 향상되도록 함과 더불어 신호전달이 확실하게 이루어지도록 함이 바람직하다.At this time, the solder land 301a of the semiconductor package is preferably plated with Ag or Au with good conductivity so as to improve the bonding property when mounting the motherboard 8 and to ensure signal transmission. .
상기한 바와 같이 실장된 반도체 패키지는 외부로부터의 전기적 신호가 솔더랜드(301a)를 통해 리드(3)로 전달되고, 이신호는 다시 골드와이어를 통해 반도체칩(1)으로 전달되어 정상 작동이 이루어지게 된다.In the semiconductor package mounted as described above, an electrical signal from the outside is transmitted to the lead 3 through the solder land 301a, and this signal is again transferred to the semiconductor chip 1 through the gold wire to perform normal operation. do.
그리고, 반도체 소자인 칩(1)의 작동중에 생성되는 열은 골드와이어를 통해 리드(3)로 전달된 후 대부분 몰드바디(5) 상면으로 노출된 솔더랜드(301b) 및 측면으로 노출된 방열랜드(302)를 통해 외부로 발산되어, 반도체칩(1) 내부는 칩 구동에 적당한 환경을 유지하게 된다.The heat generated during the operation of the chip 1, which is a semiconductor device, is transferred to the lead 3 through the gold wire, and then the solder land 301b exposed to the upper surface of the mold body 5 and the heat dissipation land exposed to the side. Emitted to the outside through 302, the inside of the semiconductor chip 1 maintains an environment suitable for driving the chip.
한편, 도 5는 본 발명의 제1실시예에 따른 반도체 패키지가 적층된 상태를 나타낸 종단면도로서, 본 발명의 제1실시예에 따른 반도체 패키지 단품 두 개를 준비한 상태에서, 하부 패키지(PL)의 몰드바디(5) 상·하면으로 노출된 솔더랜드(301a)(301b)중 몰드바디 상면으로 노출된 솔더랜드(301b) 상에 솔더페이스트(7)를 도포하고, 상기 하부 패키지(PL)의 솔더랜드(301b) 상부에 상부 패키지(PU)의 솔더랜드(301a)가 일치하도록 적층한 상태에서, 상기 솔더페이스트(7)를 리플로우시켜 상·하부 패키지가 상호 접합되도록 하여 적층을 완료하게 된다.5 is a longitudinal cross-sectional view illustrating a stacked state of a semiconductor package according to a first embodiment of the present invention. In the state in which two semiconductor package units according to the first embodiment of the present invention are prepared, a lower package P L is illustrated. The solder paste 7 is applied on the solder lands 301b exposed to the mold body upper surface of the solder lands 301a and 301b exposed to the upper and lower surfaces of the mold body 5 of the mold body 5 and the lower package P L. In the state in which the solder lands 301a of the upper package P U are stacked on top of the solder lands 301b), the solder paste 7 is reflowed so that the upper and lower packages are bonded to each other. You are done.
즉, 도 5에 나타낸 바와 같이 2개의 반도체 패키지를 기계적, 전기적으로 연결시키면 패키지 스택이 완성되며, 이 때 패키지의 메모리 용량은 2배로 늘어나게 된다.That is, as shown in FIG. 5, when the two semiconductor packages are mechanically and electrically connected, the package stack is completed, and the memory capacity of the package is doubled.
한편, 발명의 제1실시예에 따른 반도체 패키지는 요구되는 메모리 용량에 따라 패키지 단품을 원하는 수만큼 적층하여 패키지 스택의 메모리 용량을 가변시킬 수 있게 된다.On the other hand, the semiconductor package according to the first embodiment of the present invention can stack the number of packages separately according to the required memory capacity to vary the memory capacity of the package stack.
예를 들어, 4메가 DRAM의 패키지로 8메가 DRAM의 패키지 스택을 제작하고자 하는 경우에는 4메가 DRAM의 용량을 갖는 패키지 단품 2개를, 4메가 DRAM의 패키지로 16메가 DRAM의 패키지 스택을 제작하고자 하는 경우에는 4메가 DRAM의 용량을 갖는 티·에스·오·피 단품 4개를 상기한 공정을 거쳐 적층하게 된다.For example, if you want to make a package stack of 8 mega DRAM with a package of 4 mega DRAM, you want to make two package units with a capacity of 4 mega DRAM and a package stack of 16 mega DRAM with a package of 4 mega DRAM. In this case, four T-O-S single pieces having a capacity of 4 mega DRAM are laminated through the above-described process.
이상에서와 같이, 본 발명의 제1실시예에 따른 반도체 패키지는 경박단소화되고, 튼튼하여 휨등의 기계적 변형에 강하고 방열성능이 뛰어난 패키지 스택을 제공할 수 있게 된다.As described above, the semiconductor package according to the first embodiment of the present invention can provide a package stack that is light in weight, short in size, and strong, resistant to mechanical deformation such as bending, and excellent in heat dissipation performance.
이하, 본 발명의 제2실시예에 대해 도 6 내지 도 8을 참조하여 설명하면 다음과 같다.Hereinafter, a second embodiment of the present invention will be described with reference to FIGS. 6 to 8.
도 6은 본 발명의 제2실시예에 따른 반도체 패키지를 나타낸 종단면도로서, 본 발명의 제2실시예에 따른 반도체 패키지는 리드(3)의 몰드바디(5) 하면으로 노출된 솔더랜드(301a)상에 솔더볼(6)이 부착되는 점이 다르며, 나머지 부분에 있어서는 제1실시예의 반도체 패키지와 그 구성이 동일하다.6 is a vertical cross-sectional view illustrating a semiconductor package according to a second embodiment of the present invention, in which the semiconductor package according to the second embodiment of the present invention is exposed to the lower surface of the mold body 5 of the lead 3. The solder ball 6 is attached to the upper surface of the c), and the rest of the structure is the same as that of the semiconductor package of the first embodiment.
즉, 본 발명의 제2실시예에 따른 반도체 패키지 제조시에는, 상기 제1실시예에 따른 반도체 패키지 제조시와 동일한 과정을 거쳐 반도체 패키지 단품을 완성한 후에, 몰드바디(5) 하면을 통해 노출되는 솔더랜드(301a)에 솔더볼(6)을 접합시키는 볼 마운트(ball mount) 공정이 추가된다.That is, in the manufacturing of the semiconductor package according to the second embodiment of the present invention, after completing the semiconductor package unit through the same process as the manufacturing of the semiconductor package according to the first embodiment, the mold body 5 is exposed through the bottom surface. A ball mount process for joining the solder balls 6 to the solder lands 301a is added.
그리고, 상기와 같이 완성된 본 발명의 제2실시예에 따른 반도체 패키지는, 도 7에 나타낸 바와 같이 마더보드(8)의 외부접속단자 상부면에 솔더페이스트(7)를 도포하고 난 후, 상기 솔더페이스트(7) 상부에 반도체 패키지의 솔더볼(6)이 안착되도록 한 상태에서 리플로우시켜 상기 반도체 패키지를 마더보드(8)에 실장하게 된다.In the semiconductor package according to the second embodiment of the present invention, the solder paste 7 is applied to the upper surface of the external connection terminal of the motherboard 8 as shown in FIG. The semiconductor package is mounted on the motherboard 8 by reflowing while the solder balls 6 of the semiconductor package are seated on the solder paste 7.
또한, 도 8은 도 6의 반도체 패키지가 적층된 상태를 나타낸 종단면도로서, 제2실시예에 따른 반도체 패키지 단품 2개를 준비한 후에, 상기 2개의 패키지 단품중 하나를 하부 패키지(PL)로 삼고, 나머지 하나를 그 위에 적층되는 상부 패키지(PU)로 삼아, 하부 패키지(PL)의 몰드바디(5) 상면으로 노출된 솔더랜드(301b) 상면에 상부 패키지(PU)의 솔더볼(6)이 부착되도록 적층한다.FIG. 8 is a longitudinal cross-sectional view illustrating a state in which the semiconductor packages of FIG. 6 are stacked, and after preparing two semiconductor package components according to the second embodiment, one of the two package components is replaced by a lower package P L. The other one is used as the upper package P U stacked thereon, and the solder balls of the upper package P U are formed on the upper surface of the solder land 301b exposed to the upper surface of the mold body 5 of the lower package P L. 6) laminated to attach.
즉, 하부 패키지(PL)의 몰드바디(5) 상면으로 노출된 솔더랜드(301b)에 솔더페이스트(7)를 도포한 후, 상기 솔더페이스트(7)가 도포된 하부 패키지(PL)의 솔더랜드(301b) 상부에 상부 패키지(PU)의 솔더볼(6)이 안착되도록 가적층(假積層)한 상태에서, 리플로우 공정을 수행하여 하부 패키지(PL)와 상부 패키지(PU)가 접합되도록 한다.That is, after applying the solder paste 7 to the solder land (301b) exposed to the upper surface of the mold body (5) of the lower package (P L ), the solder paste (7) of the lower package (P L ) In a state in which the solder balls 6 of the upper package P U are deposited on the solder land 301b, the lower package P L and the upper package P U are performed by performing a reflow process. To be bonded.
한편, 상기한 본 발명의 제2실시예에 따른 반도체 패키지 또한 필요에 따라 3층 이상으로 적층하여 메모리 용량을 증가시킬 수 있음은 물론이다.In the meantime, the semiconductor package according to the second embodiment of the present invention may also be stacked in three or more layers as necessary to increase memory capacity.
이하에서는 본 발명의 제3실시예에 따른 반도체 패키지를 도 9 내지 도 12를 참조하여 설명하고자 한다.Hereinafter, a semiconductor package according to a third embodiment of the present invention will be described with reference to FIGS. 9 through 12.
도 9는 본 발명의 제3실시예에 따른 반도체 패키지를 나타낸 종단면도로서, 본 발명의 제3실시예에 따른 반도체 패키지는 서로 이웃하는 리드(3) 하면에 형성되어 몰드바디(5) 상면 및 하면으로 노출되는 솔더랜드(301a)(301b)가 서로 다른 위치에 지그재그(zigzag) 형태를 이루도록 구성된 점이 다르고, 나머지 부분에 있어서는 제1실시예에 따른 반도체 패키지와 구성이 동일하다.FIG. 9 is a longitudinal cross-sectional view illustrating a semiconductor package according to a third embodiment of the present invention. The semiconductor package according to the third embodiment of the present invention is formed on the lower surface of the lead 3 adjacent to each other, and the upper surface of the mold body 5 and The solder lands 301a and 301b exposed to the bottom surface are configured to have a zigzag shape at different positions, and the rest of the solder lands 301a and 301b have the same configuration as the semiconductor package according to the first embodiment.
한편, 패키지 단품상태로 마더보드(8)에 실장시에는 상기 몰드바디(5) 상·하면으로 노출된 솔더랜드(301a)(301b)중에서 몰드바디(5) 하면으로 노출된 솔더랜드(301a)에만 전도성 향상을 위해 Au 또는 Ag가 플레이팅을 하면 되며, 패키지 적층시에는 하부측 패키지의 몰드바디(5) 상·하면으로 노출된 솔더랜드(301a)(301b) 양측에 모두 Au 또는 Ag가 플레이팅 됨이 바람직하다.On the other hand, the solder land 301a exposed to the lower surface of the mold body 5 among the solder lands 301a and 301b exposed to the upper and lower surfaces of the mold body 5 when the package 8 is mounted on the motherboard 8 as a package. Only Au or Ag should be plated to improve conductivity, and when the package is stacked, Au or Ag is played on both sides of the solder lands 301a and 301b exposed to the upper and lower mold bodies 5 of the lower package. Is preferred.
그리고, 상기 반도체칩(1) 상면에 부착되는 접착부재(2)는 절연성을 갖는 양면 접착테이프를 적용함이 바람직하나, 접착테이프를 부착하는 대신 에폭시 수지를 칩 상면에 도포하여도 무방함은 제1실시예에서와 마찬가지이다.In addition, the adhesive member 2 attached to the upper surface of the semiconductor chip 1 preferably uses an insulating double-sided adhesive tape. However, the epoxy resin may be applied to the upper surface of the chip instead of attaching the adhesive tape. Same as in the first embodiment.
이와 같이 구성된 본 발명의 제3실시예에 따른 반도체 패키지 제조과정 및 작용을 도 10a 내지 도 12를 참조하여 보다 상세히 설명하면 다음과 같다.The semiconductor package manufacturing process and operation according to the third embodiment of the present invention configured as described above will be described in detail with reference to FIGS. 10A to 12.
먼저, 도 10a에 나타낸 바와 같은 구조의 리드프레임(9) 및, 센터패드(100)가 구비된 반도체칩(1)이 각각 준비된 상태에서, 도 10b에 나타낸 바와 같이 상기 반도체칩(1) 상면의 센터패드(100)로부터 소정거리 이격된 위치에 접착부재(2)인 양면 접착테이프를 각각 부착한다.First, in a state in which the lead frame 9 having the structure as shown in FIG. 10A and the semiconductor chip 1 with the center pad 100 are prepared, as shown in FIG. 10B, the upper surface of the semiconductor chip 1 is formed. The double-sided adhesive tape, which is the adhesive member 2, is attached to a position spaced a predetermined distance from the center pad 100.
이어, 도 10c에 나타낸 바와 같이, 상기 반도체칩(1)의 접착테이프 상면에 리드프레임(9)의 리드(3)가 부착되도록 한다.Next, as shown in FIG. 10C, the lead 3 of the lead frame 9 is attached to the upper surface of the adhesive tape of the semiconductor chip 1.
이 때, 상기 접착부재(2)인 접착테이프에는 상기 리드(3)의와이어본딩부(300) 하면이 접착된다.At this time, the lower surface of the wire bonding portion 300 of the lead 3 is bonded to the adhesive tape which is the adhesive member 2.
한편, 상기와 같이 리드(3)가 접착테이프에 의해 부착되어 반도체칩(1) 상면에 위치한 후에는, 도 10d에 나타낸 바와 같이 전도성 연결부재(4)인 골드와이어를 이용하여 반도체칩(1)의 센터패드(100)와 리드(3)의 와이어본딩부(300)를 전기적으로 연결하는 와이어본딩을 실시하게 된다.On the other hand, after the lead 3 is attached to the upper surface of the semiconductor chip 1 by the adhesive tape as described above, as shown in FIG. 10D, the semiconductor chip 1 is formed using gold wires, which are conductive connecting members 4. Wire bonding is performed to electrically connect the center pad 100 of the wire bonding portion 300 of the lead (3).
아울러, 상기한 바와 같이 와이어 본딩을 실시한 후에는 도 3e에 나타낸 바와 같이 반도체칩(1) 및 전도성연결부재(4)인 골드와이어를 봉지수지로써 봉지(encapsulation)하는 봉지 공정을 수행하게 된다.In addition, after the wire bonding is performed as described above, as shown in FIG. 3E, an encapsulation process of encapsulating the gold wire, which is the semiconductor chip 1 and the conductive connecting member 4, with an encapsulating resin is performed.
이 때, 상기 반도체칩(1)의 하면과 리드(3)의 솔더랜드(301a)(301b) 및 방열랜드(302) 만이 외부로 노출되고, 이를 제외한 나머지 전체구조가 몰드바디(5)에 의해 봉지되어 외부 환경으로부터 보호된다.At this time, only the lower surface of the semiconductor chip 1 and the solder lands 301a and 301b and the heat dissipation land 302 of the lead 3 are exposed to the outside, and the rest of the entire structure is formed by the mold body 5. Encapsulated and protected from the external environment.
그후, 최종적으로 상기 리드프레임(9)의 리드(3)를 제외한 부분을 절단하여 제거하는 트리밍 공정을 실시하면, 도 10f 및 도 10g에 나타낸 바와 같은 구조의 반도체 패키지가 구현된다.Thereafter, a trimming process of finally cutting and removing portions of the lead frame 9 except for the lead 3 is performed, thereby implementing a semiconductor package having a structure as shown in FIGS. 10F and 10G.
한편, 도 11은 본 발명의 제3실시예에 따른 반도체 패키지가 마더보드(8)에 실장된 상태를 나타낸 종단면도로서, 마더보드(8)에 실장시 마더보드(8)의 외부접속단자 상부면에 솔더페이스트(7)(solder paste)를 도포한 후, 제1실시예에 따른 반도체 패키지의 몰드바디(5) 하면으로 노출된 솔더랜드(301a)가 상기 솔더페이스트(7) 상에 안착되도록 한 상태에서, 리플로우를 수행하여 반도체 패키지가 상기 마더보드(8) 상에 실장되도록 한다.11 is a longitudinal cross-sectional view illustrating a semiconductor package mounted on a motherboard 8 according to a third exemplary embodiment of the present invention, and the upper side of an external connection terminal of the motherboard 8 when the motherboard 8 is mounted on the motherboard 8. After the solder paste 7 is applied to the surface, the solder land 301a exposed to the lower surface of the mold body 5 of the semiconductor package according to the first embodiment may be seated on the solder paste 7. In one state, a reflow is performed to allow the semiconductor package to be mounted on the motherboard 8.
이 때, 본 발명의 제3실시예에 따른 반도체 패키지는 몰드바디(5) 상·하면으로 노출되는 솔더랜드(301a)(301b)가 지그재그 형태를 이루도록 서로 이웃하는 리드(3)상에 형성되므로 인해, 실장시 솔더랜드간에 충분한 절연거리를 유지할 수 있게 된다.In this case, the semiconductor package according to the third embodiment of the present invention is formed on the leads 3 adjacent to each other so that the solder lands 301a and 301b exposed to the upper and lower surfaces of the mold body 5 form a zigzag shape. Therefore, it is possible to maintain a sufficient insulation distance between solder lands during mounting.
한편, 도 12는 본 발명의 제3실시예에 따른 반도체 패키지가 적층된 상태를 나타낸 종단면도로서, 본 발명의 제3실시예에 따른 반도체 패키지 단품 두 개를 준비한 상태에서, 하부 패키지(PL)의 몰드바디(5) 상면으로 지그재그 형태로 노출된 솔더랜드(301b) 상에 솔더페이스트(7)를 도포하고, 이어 상기 하부 패키지(PL)의 몰드바디(5) 상면으로 지그재그 형태로 노출된 솔더랜드(301b) 상부에 상부 패키지(PU)의 지그재그 형태로 노출된 솔더랜드(301a)를 일치시켜 가적층한 상태에서, 상기 솔더페이스트(7)를 리플로우시켜 상·하부 패키지(PU)(PL)가 상호 접합되도록 하여 적층을 완료하게 된다.12 is a longitudinal cross-sectional view illustrating a stacked state of a semiconductor package according to a third exemplary embodiment of the present invention. In the state in which two semiconductor package single components according to the third exemplary embodiment of the present invention are prepared, the lower package P L is illustrated. The solder paste 7 is applied on the solder land 301b exposed in the zigzag form on the upper surface of the mold body 5, and then exposed in the zigzag form on the upper surface of the mold body 5 of the lower package P L. The solder paste 7 is reflowed in a state in which the solder land 301a exposed in the zigzag form of the upper package P U is matched to the upper portion of the solder land 301b, and the upper and lower packages P are reflowed. U ) (P L ) are bonded to each other to complete the lamination.
즉, 도 12에 나타낸 바와 같이 2개의 반도체 패키지를 기계적, 전기적으로 연결시키면 패키지 스택이 완성되며, 이 때 패키지의 메모리 용량은 2배로 늘어나게 된다.That is, as shown in FIG. 12, when the two semiconductor packages are mechanically and electrically connected to each other, the package stack is completed, and the memory capacity of the package is doubled.
한편, 발명의 제3실시예에 따른 반도체 패키지 또한 전술한 제1·2실시예에서의 반도체 패키지와 마찬가지로, 요구되는 메모리 용량에 따라 패키지 단품을 원하는 수만큼 적층하여 패키지 스택의 메모리 용량을 가변시킬 수 있게 된다.On the other hand, the semiconductor package according to the third embodiment of the present invention is also similar to the semiconductor package in the first and second embodiments described above, and according to the required memory capacity, the number of package components can be stacked as many as desired to vary the memory capacity of the package stack. It becomes possible.
이하, 본 발명의 제4실시예에 따른 반도체 패키지를 도 13 내지 도 15를 참조하여 설명하면 다음과 같다.Hereinafter, a semiconductor package according to a fourth exemplary embodiment of the present invention will be described with reference to FIGS. 13 to 15.
도 13은 본 발명의 제4실시예에 따른 반도체 패키지를 나타낸 종단면도로서,본 발명의 제4실시예에 따른 반도체 패키지는 리드(3)에 형성되어 몰드바디(5) 상·하면으로 노출되는 지그재그 형태의 솔더랜드(301a)(301b)중에서 몰드바디(5) 하면으로 노출되는 솔더랜드(301a)상에 솔더볼(6)이 부착되는 점이 제3실시예의 반도체 패키지와 다르며, 나머지 구성은 제3실시예의 반도체 패키지와 동일하다.FIG. 13 is a vertical cross-sectional view illustrating a semiconductor package according to a fourth exemplary embodiment of the present invention, wherein the semiconductor package according to the fourth exemplary embodiment of the present invention is formed in the lead 3 and exposed to the upper and lower surfaces of the mold body 5. The solder ball 6 is attached to the solder land 301a that is exposed to the bottom surface of the mold body 5 in the zigzag solder lands 301a and 301b, unlike the semiconductor package of the third embodiment. The same as the semiconductor package of the embodiment.
한편, 도 14는 본 발명의 제4실시예에 따른 반도체 패키지가 마더보드(8)에 실장된 상태를 나타낸 종단면도로서, 마더보드(8)의 외부접속단자 상에 솔더페이스트(7)가 도포된 상태에서 상기 외부접속단자와 패키지의 솔더볼(6)이 일치하도록 하여 패키지를 마더보드에 안착시킨 후, 리플로우 공정을 수행하여 반도체 패키지가 마더보드(8)에 실장되도록 한다.14 is a longitudinal cross-sectional view illustrating a semiconductor package mounted on a motherboard 8 according to a fourth exemplary embodiment of the present invention, in which solder paste 7 is coated on an external connection terminal of the motherboard 8. After mounting the package on the motherboard by matching the external connection terminal and the solder ball (6) of the package, the semiconductor package is mounted on the motherboard (8) by performing a reflow process.
또한, 도 15는 도 13의 반도체 패키지가 적층된 상태를 나타낸 종단면도로서, 본 발명의 제4실시예에 따른 패키지 단품을 2개 준비하여, 상기 2개의 패키지 단품중 하나를 하부 패키지(PL)로 삼고, 나머지 하나를 상부 패키지(PU)로 삼아, 하부 패키지(PL)의 몰드바디(5) 상면에 지그재그형으로 노출된 솔더랜드(301b) 상면에 상부 패키지(PU)의 솔더볼(6)이 부착되도록 적층한다.FIG. 15 is a longitudinal cross-sectional view illustrating a stacked state of the semiconductor packages of FIG. 13, wherein two package components according to the fourth embodiment of the present invention are prepared, and one of the two package components is provided as a lower package (P L). ) And the other one as the upper package P U , and the solder balls of the upper package P U on the upper surface of the solder land 301b exposed in a zigzag shape on the upper surface of the mold body 5 of the lower package P L. Laminate so that (6) is attached.
즉, 하부 패키지(PL)의 몰드바디(5) 상면에 지그재그형으로 노출된 솔더랜드(301b)에 솔더페이스트(7)를 도포한 후, 상기 솔더페이스트(7)가 도포된 솔더랜드(301b) 상부에 상부 패키지(PU)의 솔더볼(6)이 안착되도록 가적층(假積層)한 상태에서, 리플로우 공정을 수행하여 하부 패키지(PL)와 상부 패키지(PU)가 적층되도록 한다.That is, after the solder paste 7 is applied to the solder lands 301b exposed in a zigzag shape on the upper surface of the mold body 5 of the lower package P L , the solder lands 301b to which the solder pastes 7 are applied. ) so that the solder balls 6 are mounted is gajeok layer (假積層) in a state ripple bottom package to perform a low step (P L) and a top package (P U) laminated to the top package (P U) on the upper .
상기한 본 발명의 제4실시예에 따른 반도체 패키지 또한 필요에 따라 3층 또는 그 이상의 층을 이루도록 적층하여 메모리 용량을 증가시킬 수 있음은 물론이다.The semiconductor package according to the fourth embodiment of the present invention may also be stacked to form three or more layers as necessary to increase memory capacity.
도 16은 본 발명에 적용된 리드프레임의 다른 실시예를 나타낸 평면도로서, 리드(300)에 길이방향의 다른 부위에 비해 넓은 폭을 가지는 솔더랜드(301b) 및 반도체칩의 본딩패드와의 전기적 접속을 위한 본딩부가 구비되며, 상기 리드(300)의 본딩부는 코이닝(coining) 가공에 의해 넓은 면적을 갖도록 형성된다.FIG. 16 is a plan view showing another embodiment of the lead frame according to the present invention, in which the lead 300 is electrically connected with the solder land 301b having a wider width than the other portions in the longitudinal direction and the bonding pads of the semiconductor chip. Bonding parts are provided, and the bonding part of the lead 300 is formed to have a large area by coining.
이 때, 코이닝 가공된 본딩부의 형상은 도 16에 나타낸 바와 같이 사각형상으로 형성되거나, 그 밖의 다각형으로 형성되며 원형이어도 무방하다.At this time, the shape of the coined bonding portion may be formed in a rectangular shape as shown in FIG. 16 or may be formed in other polygons and may be circular.
또한, 상기 리드(300)는 절곡 형성되는 대신, 리드의 길이방향 일측에 각각 형성되는 솔더랜드(301b)가 일정한 행렬로 배치되어 볼 부착시 볼 어레이 타입 패키지가 되도록 함이 바람직하다.In addition, the leads 300 may be formed instead of being bent, so that the solder lands 301b respectively formed on one side of the leads in a predetermined matrix are arranged in a predetermined matrix so that the ball array type package is attached to the balls.
즉, 예를 들어 홀수번째의 리드에는 솔더랜드(301b)가 리드프레임 몸체로부터 연장된 리드의 절곡부 이전의 위치에 배치되고, 그에 이웃하는 짝수번째의 리드에는 솔더랜드(301b)가 절곡부를 지난 지점에 배치되어, 일정한 행렬을 이루도록 구성된다.That is, for example, solder lands 301b are disposed in odd-numbered leads before the bends of the leads extending from the leadframe body, and solder lands 301b pass through the bent portions in even-numbered leads adjacent thereto. It is arranged at a point and configured to form a constant matrix.
이 경우, 솔더랜드의 수를 증가시켜 볼 부착부를 많이 둘 수 있게 되므로써, 방열성 향상 및 입출력 단자 증가를 기할 수 있게 된다.In this case, since the number of solder lands can be increased to increase the number of solder lands, it is possible to improve heat dissipation and increase input / output terminals.
본 발명의 각 실시예에 따른 반도체 패키지들은 집적도가 우수하며, 특히 신호 경로를 극도로 짧게 한 구조이므로 고속 디바이스 탑재시 탁월한 성능을 나타내는 반도체 패키지를 구현할 수 있게 된다.The semiconductor packages according to the embodiments of the present invention have an excellent degree of integration, and in particular, a structure having an extremely short signal path can implement a semiconductor package having excellent performance when mounting a high-speed device.
또한, 본 발명의 각 실시예에 따른 반도체 패키지는 공정이 단순하고 작업속도가 빠르며, 와이어 본딩등 저가의 신뢰성 높은 공정이 채택되므로써 제품의 제조 비용이 적고 빠른 시간내에 제품을 완성할 수 있게 되므로 TAT(처리소요시간)를 줄일 수 있으며, 나아가 생산성을 향상시킬 수 있게 된다.In addition, the semiconductor package according to each embodiment of the present invention is simple, fast operation speed, low cost and high reliability process such as wire bonding is adopted, the product manufacturing cost is low and the product can be completed in a short time, TAT The processing time can be reduced, and the productivity can be improved.
아울러, 본 발명의 반도체 패키지는 방열랜드를 통한 열방출로 인해, 우수한 열방출 성능을 나타내게 되며, 적층이 가능하므로 인해 메모리 용량을 손쉽게 확장시킬 수 있게 된다.In addition, the semiconductor package of the present invention exhibits excellent heat dissipation performance due to heat dissipation through the heat dissipation land, and can be easily stacked to expand the memory capacity.
Claims (15)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0067867A KR100437821B1 (en) | 1999-12-31 | 1999-12-31 | semiconductor package and metod for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0067867A KR100437821B1 (en) | 1999-12-31 | 1999-12-31 | semiconductor package and metod for fabricating the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010066269A true KR20010066269A (en) | 2001-07-11 |
| KR100437821B1 KR100437821B1 (en) | 2004-06-26 |
Family
ID=19634956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1999-0067867A KR100437821B1 (en) | 1999-12-31 | 1999-12-31 | semiconductor package and metod for fabricating the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100437821B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390947B1 (en) * | 2000-12-29 | 2003-07-10 | 주식회사 하이닉스반도체 | Method of packaging a semiconductor device |
| KR20200018934A (en) * | 2018-08-13 | 2020-02-21 | 주식회사 실리콘웍스 | Semiconductor Package and Semiconductor device including the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100913171B1 (en) | 2009-04-27 | 2009-08-20 | 주식회사 이너트론 | The fabrication method of stack package |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2875139B2 (en) * | 1993-07-15 | 1999-03-24 | 株式会社東芝 | Method for manufacturing semiconductor device |
| KR100196992B1 (en) * | 1996-12-02 | 1999-07-01 | 윤종용 | Lead frame and chip scale package having it |
| JPH10306853A (en) * | 1997-03-04 | 1998-11-17 | Bando Chem Ind Ltd | V-ribbed belt |
| KR100271657B1 (en) * | 1998-05-30 | 2000-11-15 | 김영환 | Column lead package and manufacturing method thereof |
| KR100293815B1 (en) * | 1998-06-30 | 2001-07-12 | 박종섭 | Stacked Package |
-
1999
- 1999-12-31 KR KR10-1999-0067867A patent/KR100437821B1/en not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR100437821B1 (en) | 2004-06-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
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| E902 | Notification of reason for refusal | ||
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|
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