KR20010061486A - Method for manufacturing of capacitor - Google Patents
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Abstract
Description
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 특히 하부전극의표면적을 확대하는데 적당한 캐패시터의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly to a method of manufacturing a capacitor suitable for enlarging the surface area of a lower electrode.
일반적으로 반도체 소자의 고집적화에 따른 셀 면적의 감소 및 동작전압의 저전압화로 인해 캐패시터는 투영면적의 축소에도 불구하고 축전용량(Cs)이 충분하지 못할 경우 기억속자의 소프트에러(Soft error)발생 및 리프레쉬 시간(Refresh time)이 짧아지는 등 많은 문제점이 발생하게 된다.In general, due to the high integration of semiconductor devices and the reduction of the cell area and the low voltage of the operating voltage, the capacitor has a soft error and refreshes when the capacitance is not sufficient despite the reduction of the projection area. Many problems occur, such as shortening the refresh time.
따라서 상기와 같은 캐패시터에 있어서 충분한 축전용량 확보를 위한 연구는 유전막의 박막화, 유효면적 증대 등의 구조적인 연구와, 기존의 실리콘 산화막을 고유전막인 Ta2O5, BST 등으로 교체하려는 재료적인 연구 등 크게 두 가지 방향으로 진행되어 왔다.Therefore, studies on securing sufficient capacitance in the above capacitors include structural studies such as thinning of dielectric film and increasing effective area, and material studies to replace existing silicon oxide films with Ta 2 O 5 , BST, etc. There have been two main directions.
이 중 유전막의 박막화는 누설전류 특성 때문에 한계가 있고, 상부전극을 고유전막으로 대체하는 것은 관련 공정들이 다 바뀌어야 하기 때문에 많은 어려움에 봉착하고 있다.Among these, the thinning of the dielectric film is limited due to the leakage current characteristics, and the replacement of the upper electrode with the high dielectric film faces many difficulties because related processes must be changed.
그러므로 소위 HSG(Hemispherical Grained Silicon)공정을 이용한 유효표면적 확대 방법이 현재 널리 사용되고 있다.Therefore, the effective surface area expansion method using the so-called Hemispherical Grained Silicon (HSG) process is widely used.
상기 HSG는 결정질의 실리콘막위에 비정질의 실리콘막을 증착한 후 진공 어닐 챔버(Vacuum Anneal Chamber)에서 500~600℃ 온도와 10-7~10-8Torr 정도의 압력으로 Si2H6또는 SiH4가스를 주입하여 비정질의 실리콘막을 분해시켜 핵생성 사이트로 작용하게 하고, 이후 열처리를 통하여 핵생성 사이트로 결정질의 Si입자들이 이동해 감으로써 볼록하고 오목한 굴곡면을 만들게 된다.The HSG deposits an amorphous silicon film on a crystalline silicon film and then Si 2 H 6 or SiH 4 gas at 500 ~ 600 ℃ temperature and 10 -7 ~ 10 -8 Torr pressure in a vacuum annealing chamber (Vacuum Anneal Chamber) Is injected to decompose the amorphous silicon film to act as a nucleation site, and then the crystalline Si particles move to the nucleation site through heat treatment to make convex and concave curved surfaces.
이로 인하여 평평한 면보다는 훨씬 큰 유효표면적을 얻을 수 있는 것이다.As a result, an effective surface area much larger than that of the flat surface can be obtained.
이하, 첨부된 도면을 참고하여 종래의 캐패시터의 제조방법을 설명하면 다음과 같다.Hereinafter, a manufacturing method of a conventional capacitor will be described with reference to the accompanying drawings.
도 1a 내지 도 1f는 종래의 캐패시터의 제조방법을 나타낸 공정단면도이다.1A to 1F are cross-sectional views illustrating a method of manufacturing a conventional capacitor.
도 1a에 도시한 바와 같이, 반도체 기판(11)에 불순물 이온을 주입하여 표면내에 불순물 확산영역(12)을 형성하고, 상기 반도체 기판(11)의 전면에 ILD(Inter Layer Dielectric)막으로 BPSG(Boron Phosphorous Silicate Glass)막(13)을 형성한다.As shown in FIG. 1A, impurity ions are implanted into the semiconductor substrate 11 to form an impurity diffusion region 12 in the surface, and a BPSG (Inter Layer Dielectric) film is formed on the entire surface of the semiconductor substrate 11. Boron Phosphorous Silicate Glass) film 13 is formed.
여기서 도면에는 도시하지 않았지만 상기 불순물 확산영역(12)을 사이에 두고 반도체 기판(11)상에는 통상적인 트랜지스터의 제조공정에 의해 게이트 절연막, 게이트 전극, 게이트 캡 절연막, 절연막 측벽들이 형성되어 있다.Although not shown in the drawing, the gate insulating film, the gate electrode, the gate cap insulating film, and the insulating film sidewalls are formed on the semiconductor substrate 11 with the impurity diffusion region 12 interposed therebetween by a conventional transistor manufacturing process.
이어, 상기 BPSG막(13)상에 하드 마스크용 폴리 실리콘층(14)을 형성하고, 상기 폴리 실리콘층(14)상에 스톱퍼(Stopper)용 질화막(15)을 형성한다.Subsequently, a hard mask polysilicon layer 14 is formed on the BPSG film 13, and a stopper nitride film 15 is formed on the polysilicon layer 14.
그리고 포토리소그래피 및 식각공정을 통해 상기 불순물 확산영역(12)의 표면이 소정부분 노출되도록 질화막(15), 폴리 실리콘층(14), BPSG막(13)을 선택적으로 제거하여 콘택홀을 형성한다.The contact hole is formed by selectively removing the nitride layer 15, the polysilicon layer 14, and the BPSG layer 13 to expose a predetermined portion of the surface of the impurity diffusion region 12 through photolithography and etching.
이어, 상기 콘택홀을 포함한 반도체 기판(11)의 전면에 폴리 실리콘층을 형성한 후, 전면에 에치백 공정을 실시하여 상기 콘택홀내부에 폴리 실리콘 플러그(16)를 형성한다.Subsequently, after the polysilicon layer is formed on the entire surface of the semiconductor substrate 11 including the contact hole, the polysilicon plug 16 is formed inside the contact hole by performing an etch back process on the entire surface.
도 1b에 도시한 바와 같이, 상기 폴리 실리콘 플러그(16)를 포함한 반도체기판(11)의 전면에 TEOS(Tetra Ethyl Ortho Silicate)막(17)을 형성한다.As shown in FIG. 1B, a TEOS (Tetra Ethyl Ortho Silicate) film 17 is formed on the entire surface of the semiconductor substrate 11 including the polysilicon plug 16.
이어, 포토리소그래피 및 식각공정을 통해 상기 폴리 실리콘 플러그(16) 및 그에 인접한 질화막(15)의 표면이 소정부분 노출되도록 상기 TEOS막(17)을 선택적으로 제거하여 캐패시터의 노드를 정의한다.Subsequently, the TEOS layer 17 is selectively removed to expose a portion of the surface of the polysilicon plug 16 and the nitride layer 15 adjacent thereto through photolithography and etching to define a node of the capacitor.
도 1c에 도시한 바와 같이, 상기 반도체 기판(11)의 전면에 불순물이 도핑되지 않는 비정질 폴리 실리콘층(18)을 형성하고, 상기 비정질 폴리 실리콘층(18)상에 SOG(Spin On Glass)막(19)을 형성한다.As shown in FIG. 1C, an amorphous polysilicon layer 18 which is not doped with impurities is formed on the entire surface of the semiconductor substrate 11, and a SOG film is formed on the amorphous polysilicon layer 18. (19) is formed.
이어, 상기 SOG막(19)의 전면에 에치백 공정을 실시하여 SOG막(19)이 함몰(凹)부 즉, 캐패시터 노드에만 잔류하도록 한다.Next, an etch back process is performed on the entire surface of the SOG film 19 so that the SOG film 19 remains only in the recessed portion, that is, the capacitor node.
도 1d에 도시한 바와 같이, 상기 잔류한 SOG막(19)을 마스크로 이용하여 비정질 폴리 실리콘층(18)의 전면에 에치백 공정을 실시하여 노출된 비정질 폴리 실리콘층(18)을 선택적으로 제거한다.As shown in FIG. 1D, the remaining SOG film 19 is used as a mask to etch back the entire surface of the amorphous polysilicon layer 18 to selectively remove the exposed amorphous polysilicon layer 18. do.
도 1e에 도시한 바와 같이, 상기 SOG막(19) 및 TEOS막(17)을 제거하고, 상기 잔류한 비정질 폴리 실리콘층(18)을 진공 어닐 챔버에서 500~600℃의 온도와 10-7~10-8Torr정도의 압력으로 SiH4또는 Si2H6가스를 주입하여 비정질 폴리 실리콘층(18)의 실리콘을 핵생성 사이트로 만든 다음 열처리하여 비정질 폴리 실리콘층(18)의 표면에 HSG(20)을 형성하여 하부전극을 형성한다.As shown in FIG. 1E, the SOG film 19 and the TEOS film 17 are removed, and the remaining amorphous polysilicon layer 18 is subjected to a temperature of 500 to 600 ° C. in a vacuum annealing chamber at a temperature of 10 −7 to SiH 4 or Si 2 H 6 gas is injected at a pressure of about 10 -8 Torr to form silicon in the amorphous polysilicon layer 18 as a nucleation site, and then heat-treated to form HSG (20) on the surface of the amorphous polysilicon layer 18. ) To form a lower electrode.
도 1f에 도시한 바와 같이, 상기 하부전극의 표면에 유전체막(21)으로 ONO(Oxide Nitride Oxide)막이나 Ta2O5등의 고유전막을 형성하고, 상기유전체막(21)상에 P이온이 도핑된 결정질 실리콘막을 약 1000~2000Å 두께로 증착하여 상부전극(22)을 형성한다.As shown in FIG. 1F, a high-k dielectric film such as an oxide Nitride Oxide (ONO) film or Ta 2 O 5 is formed as a dielectric film 21 on the surface of the lower electrode, and P ions are formed on the dielectric film 21. The doped crystalline silicon film is deposited to a thickness of about 1000 to 2000 microns to form the upper electrode 22.
따라서 상기와 같이 형성된 종래의 캐패시터는 기존의 HSG를 형성하지 않는 캐패시터보다 유효면적이 약2배 증가하여 높은 축전용량을 확보한다.Therefore, the conventional capacitor formed as described above increases the effective area by about two times as compared to the capacitor that does not form the conventional HSG to secure a high capacitance.
그러나 상기와 같은 종래의 캐패시터의 제조방법에 있어서 다음과 같은 문제점이 있었다.However, the conventional method of manufacturing a capacitor as described above has the following problems.
첫째, 유효표면적을 넓히기 위해 SiH4또는 Si2H6가스의 유량을 늘리거나 열처리 온도를 높이거나 열처리 시간을 늘려서 HSG 입자의 밀도와 크기를 조절하는 물리적인 방법들을 사용함으로 공정이 복잡하고 어렵다.First, to increase the effective surface area, the process is complicated and difficult by using physical methods of controlling the density and size of HSG particles by increasing the flow rate of SiH 4 or Si 2 H 6 gas, increasing the heat treatment temperature, or increasing the heat treatment time.
둘째, HSG를 과도하게 형성할 경우 캐패시터 노드 사이의 부족(Shortage)현상 때문에 HSG의 형성을 억제하여 축전용량과 리프레쉬 시간의 손해를 감수하는 수밖에 없었고 효과적으로 축전용량을 늘리고 스토리지 노드 사이의 부족 현상을 방지할 수 없다.Second, when the HSG is excessively formed, the formation of HSG is suppressed due to the shortage between the capacitor nodes, and the loss of the capacitance and the refresh time is incurred, effectively increasing the capacity and preventing the shortage between the storage nodes. Can not.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 이웃하는 캐패시터 노드간의 간격 부족 현상을 방지함과 동시에 스토리지 노드의 유효표면적을 크게 하도록 한 캐패시터의 제조방법을 제공하는데 그 목적이 있다.Disclosure of Invention The present invention has been made to solve the above-mentioned problems. It is an object of the present invention to provide a method of manufacturing a capacitor which prevents a shortage of gaps between neighboring capacitor nodes and increases the effective surface area of a storage node.
도 1a 내지 도 1f는 종래의 캐패시터의 제조방법을 나타낸 공정단면도1A to 1F are cross-sectional views illustrating a method of manufacturing a conventional capacitor.
도 2a 내지 도 2g는 본 발명에 의한 캐패시터의 제조방법을 나타낸 공정단면도Figure 2a to 2g is a process cross-sectional view showing a method of manufacturing a capacitor according to the present invention
도 3a 및 도 3b는 종래와 본 발명에 의한 HSG 입자의 형태를 나타낸 도면3a and 3b is a view showing the shape of the HSG particles according to the prior art and the present invention
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
31 : 반도체 기판 32 : 불순물 확산영역31 semiconductor substrate 32 impurity diffusion region
33 : BPSG막 34 : 폴리 실리콘층33 BPSG film 34 Polysilicon layer
35 : 질화막 36 : 폴리 실리콘 플러그35 nitride film 36 polysilicon plug
37 : TEOS막 38 : 비정질 폴리 실리콘층37 TEOS film 38 amorphous polysilicon layer
39 : SOG막 40 : HSG39: SOG film 40: HSG
41 : 산화막 42 : 유전체막41 oxide film 42 dielectric film
43 : 상부전극43: upper electrode
상기와 같은 목적을 달성하기 위한 본 발명에 의한 캐패시터의 제조방법은 반도체 기판의 소정영역에 불순물 확산영역을 형성하는 단계와, 상기 반도체 기판상에 ILD막, 폴리 실리콘막, 질화막을 차례로 형성하는 단계와, 상기 불순물 확산영역의 표면이 소정부분 노출되도록 질화막 및 폴리 실리콘막과 ILD막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀 내부에 도전성 플러그를 형성하는 단계와, 상기 도전성 플러그를 포함한 전면에 TEOS막을 형성하는 단계와, 상기 도전성 플러그 및 그에 인접한 질화막의 표면이 소정부분 노출되도록 TEOS막을 선택적으로 제거하여 캐패시터 노드를 형성하는 단계와, 상기 캐패시터 노드에 비정질의 실리콘막을 형성하는 단계와, 상기 비정질의 실리콘막의 표면에 HSG를 형성하는 단계와, 상기 HSG를 포함한 반도체 기판의 전면에 산화막을 형성하는 단계와, 상기 산화막을 제거하여 HSG 입자 사이의 간격을 넓이는 단계와, 상기 HSG상에 유전막 및 상부전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a capacitor, which includes forming an impurity diffusion region in a predetermined region of a semiconductor substrate, and sequentially forming an ILD film, a polysilicon film, and a nitride film on the semiconductor substrate. And forming a contact hole by selectively removing the nitride film, the polysilicon film, and the ILD film so as to expose a predetermined portion of the surface of the impurity diffusion region, and forming a conductive plug inside the contact hole. Forming a TEOS film on the entire surface thereof, selectively removing the TEOS film to expose a portion of the surface of the conductive plug and the nitride film adjacent thereto to form a capacitor node, and forming an amorphous silicon film on the capacitor node; Forming an HSG on the surface of the amorphous silicon film; And forming an oxide film on the entire surface of the semiconductor substrate, removing the oxide film to widen the gap between HSG particles, and forming a dielectric film and an upper electrode on the HSG. .
본 발명은 캐패시터에서 TEOS막을 이용하여 캐패시터 내부에만 HSG가 형성되도록 하여 스토리지 노드간의 숏팅 현상을 막아주고 캐패시터의 유효표면적으로 늘려주기 위해 비정질 실리콘의 표면에 HSG를 형성하여 평평한 면을 울퉁불퉁하게 만들고 유전체막을 증착하기 전에 산화막을 증착한 후 습식식각을 하여 형성된 HSG의 볼록한 면과 오목한 면의 차이를 더욱 크게 하여 축전용량을 늘리는 방법이다.The present invention uses the TEOS film in the capacitor so that HSG is formed only inside the capacitor to prevent shorting between storage nodes and to increase the effective surface area of the capacitor to form an HSG on the surface of the amorphous silicon to make the flat surface uneven and make the dielectric film. It is a method of increasing the capacitance by increasing the difference between the convex and concave surfaces of the HSG formed by depositing an oxide film and then wet etching before deposition.
즉, 메모리 어레이에서 스토리지 노드간의 결함을 막기 위해서는 노드의 외벽에 HSG의 성장을 억제하여 노드 사이의 간격을 적절히 유지하여 노드와 노드가 붙어 버리는 것을 막아주거나, 노드 외벽의 HSG 이물이 떨어져 나가 생기는 불량을 최소화 시켜야 한다.In other words, in order to prevent defects between storage nodes in the memory array, the growth of HSG is suppressed on the outer wall of the node so that the gap between the nodes is properly maintained to prevent the node from sticking to each other, or the HSG foreign material on the outer wall of the node falls off. Should be minimized.
이를 위해 본 발명에서는 노드와 노드 사이에 TEOS막을 날려보내지 않고 절연시켜 주어서 노드 사이의 결함을 막아주고 HSG 형성 후 바로 유전막을 증착하지 않고 산화막을 증착하여 볼록한 부분과 오목한 부분의 P이온 농도가 다름으로 인하여 생기는 산화막 형성 정도와 습식식각 속도의 차이를 이용하여 볼록한 부분과 오목한 부분의 선택성을 높여서 내부에만 HSG가 생기는 것을 인한 유효표면적의 손해를 손쉽게 만회하는 기술에 관한 것이다.To this end, in the present invention, the TEOS film is insulated between the nodes without blowing them to prevent defects between the nodes, and the oxides are deposited without depositing the dielectric film immediately after HSG formation, so that the concentration of P ions in the convex and concave portions is different. The present invention relates to a technique for easily recovering from the loss of the effective surface area due to HSG generation only by increasing selectivity of convex and concave portions by using the difference between the degree of oxide film formation and wet etching rate.
이하, 첨부된 도면을 참고하여 본 발명에 의한 캐패시터의 제조방법을 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a capacitor according to the present invention with reference to the accompanying drawings in detail as follows.
도 2a 내지 도 2g는 본 발명에 의한 캐패시터의 제조방법을 나타낸 공정단면도이다.2A to 2G are cross-sectional views illustrating a method of manufacturing a capacitor according to the present invention.
도 2a에 도시한 바와 같이, 반도체 기판(31)에 불순물 이온을 주입하여 표면내에 불순물 확산영역(32)을 형성하고, 상기 반도체 기판(31)의 전면에 ILD(Inter Layer Dielectric)막으로 BPSG(Boron Phosphorous Silicate Glass)막(33)을 형성한다.As shown in FIG. 2A, impurity ions are implanted into the semiconductor substrate 31 to form an impurity diffusion region 32 in the surface, and a BPSG (Inter Layer Dielectric) film is formed on the entire surface of the semiconductor substrate 31. Boron Phosphorous Silicate Glass) film 33 is formed.
여기서 도면에는 도시하지 않았지만 상기 불순물 확산영역(32)을 사이에 두고 반도체 기판(31)상에는 통상적인 트랜지스터의 제조공정에 의해 게이트 절연막, 게이트 전극, 게이트 캡 절연막, 절연막 측벽들이 형성되어 있다.Although not shown in the drawing, the gate insulating film, the gate electrode, the gate cap insulating film, and the insulating film sidewalls are formed on the semiconductor substrate 31 with the impurity diffusion region 32 interposed therebetween by a conventional transistor manufacturing process.
이어, 상기 BPSG막(33)상에 하드 마스크용 폴리 실리콘층(34)을 형성하고, 상기 폴리 실리콘층(34)상에 스톱퍼(Stopper)용 질화막(35)을 형성한다.Subsequently, a hard mask polysilicon layer 34 is formed on the BPSG film 33, and a stopper nitride film 35 is formed on the polysilicon layer 34.
그리고 포토리소그래피 및 식각공정을 통해 상기 불순물 확산영역(32)의 표면이 소정부분 노출되도록 질화막(35), 폴리 실리콘층(34), BPSG막(33)을 선택적으로 제거하여 콘택홀을 형성한다.The contact hole is formed by selectively removing the nitride layer 35, the polysilicon layer 34, and the BPSG layer 33 so that the surface of the impurity diffusion region 32 is partially exposed through photolithography and etching.
이어, 상기 콘택홀을 포함한 반도체 기판(31)의 전면에 폴리 실리콘층을 형성한 후, 전면에 에치백공정을 실시하여 상기 콘택홀내부에 폴리 실리콘 플러그(36)를 형성한다.Subsequently, after forming the polysilicon layer on the entire surface of the semiconductor substrate 31 including the contact hole, the polysilicon plug 36 is formed in the contact hole by performing an etch back process on the entire surface.
도 2b에 도시한 바와 같이, 상기 폴리 실리콘 플러그(36)를 포함한 반도체 기판(31)의 전면에 TEOS(Tetra Ethyl Ortho Silicate)막(37)을 형성한다.As shown in FIG. 2B, a TEOS (Tetra Ethyl Ortho Silicate) film 37 is formed on the entire surface of the semiconductor substrate 31 including the polysilicon plug 36.
이어, 포토리소그래피 및 식각공정을 통해 상기 콘택홀 및 그에 인접한 질화막(35)의 표면이 소정부분 노출되도록 상기 TEOS막(37)을 선택적으로 제거하여 캐패시터의 노드를 정의한다.Subsequently, the TEOS layer 37 is selectively removed to expose a portion of the contact hole and the surface of the nitride layer 35 adjacent thereto through photolithography and etching to define a node of the capacitor.
도 2c에 도시한 바와 같이, 상기 반도체 기판(31)의 전면에 불순물이 도핑되지 않는 비정질 폴리 실리콘층(38)을 형성하고, 상기 비정질 폴리 실리콘층(38)상에 SOG(Spin On Glass)막(39)을 형성한다.As shown in FIG. 2C, an amorphous polysilicon layer 38 which is not doped with impurities is formed on the entire surface of the semiconductor substrate 31, and a spin on glass (SOG) film is formed on the amorphous polysilicon layer 38. Form 39.
이어, 상기 SOG막(39)의 전면에 에치백 공정을 실시하여 SOG막(39)이 함몰(凹)부 즉, 캐패시터 노드에만 잔류하도록 한다.Next, an etch back process is performed on the entire surface of the SOG film 39 so that the SOG film 39 remains only in the recessed portion, that is, the capacitor node.
도 2d에 도시한 바와 같이, 상기 잔류한 SOG막(39)을 마스크로 이용하여 비정질 폴리 실리콘층(38)의 전면에 에치백 공정을 실시하여 노출된 비정질 폴리 실리콘층(38)을 선택적으로 제거한다.As shown in FIG. 2D, an exposed polycrystalline silicon layer 38 is selectively removed by performing an etch back process on the entire surface of the amorphous polysilicon layer 38 using the remaining SOG film 39 as a mask. do.
도 2e에 도시한 바와 같이, 상기 SOG막(39)을 습식식각으로 제거하고, 상기 잔류한 비정질 폴리 실리콘층(38)을 진공 어닐 챔버에서 500~600℃의 온도와 10-7~10-8Torr정도의 압력으로 SiH4또는 Si2H6가스를 주입하여 비정질 폴리 실리콘층(38)의 실리콘을 핵생성 사이트로 만든 다음 열처리하여 비정질 폴리 실리콘층(38)의 표면에 HSG(40)를 형성하여 하부전극을 형성한다.As shown in Fig. 2e, and removing the SOG film 39 by wet etching, and the temperature of the remaining amorphous polysilicon layer (38) 500 ~ 600 ℃ annealing in vacuum chamber 10 - 7-10 -8 SiH 4 or Si 2 H 6 gas is injected at a pressure of about torr to form silicon in the amorphous polysilicon layer 38 as a nucleation site, and then heat-treated to form HSG 40 on the surface of the amorphous polysilicon layer 38. To form a lower electrode.
여기서 상기 HSG(40)은 TEOS막(37)이 제거되지 않기 때문에 비정질 폴리 실리콘층(38)의 내측에만 형성된다.The HSG 40 is formed only inside the amorphous polysilicon layer 38 because the TEOS film 37 is not removed.
도 2f에 도시한 바와 같이, 상기 HSG(40)를 포함한 반도체 기판(31)의 전면에 산화막(41)을 50~80Å 두께로 형성한다.As shown in FIG. 2F, an oxide film 41 is formed on the entire surface of the semiconductor substrate 31 including the HSG 40 to a thickness of 50 to 80 Å.
도 2g에 도시한 바와 같이, 상기 산화막(41)을 습식식각으로 제거하고, 상기 HSG(40)위에 ONO막이나 Ta2O5의 고유전막 등을 사용한 유전체막(42)을 형성하고, 상기 유전체막(42)상에 불순물이 도핑된 결정질 폴리 실리콘층을 1000~2000Å 두께로 형성하여 상부전극(43)을 형성한다.As shown in FIG. 2G, the oxide film 41 is removed by wet etching, and a dielectric film 42 using an ONO film, a Ta 2 O 5 high dielectric film, or the like is formed on the HSG 40. The upper electrode 43 is formed by forming a crystalline polysilicon layer doped with impurities on the film 42 to a thickness of 1000 to 2000 micrometers.
여기서 상기 HSG(40)을 형성한 후 바로 산화막(41)을 증착하고 습식식각하여 HSG(40)의 오목한 부분과 볼록한 부분의 차이가 크게 되어 HSG(40) 입자 사이의 선택성이 향상되고, 유효면적을 확대한다.In this case, the oxide film 41 is deposited and wet-etched immediately after the HSG 40 is formed, thereby increasing the difference between the concave and convex portions of the HSG 40 to improve selectivity between the HSG 40 particles and the effective area. Zoom in.
즉, 오목한 부분(HSG가 형성되지 않은 부분)은 상대적으로 P이온의 농도가 높고 볼록한 부분은 P이온의 농도가 낮기 때문에 산화막 증착시 Si 그레인의 로스가 HSG가 형성된 부분보다 크게되고 습식식각 에칭속도가 빠르기 때문에 HSG입자 모양의 손실을 막으면서 볼록한 부분과 오목한 굴곡면의 차이가 크게 되어 보다 더 넓은 유효면적을 얻을 수 있다.That is, since the concave portion (the portion where no HSG is formed) has a relatively high concentration of P ions and the convex portion has a low concentration of P ions, the loss of Si grains during deposition of the oxide film is larger than that of the HSG formation, and the wet etching rate is increased. Because of the faster HSG particle shape loss, the difference between the convex and concave curved surfaces becomes larger, resulting in a larger effective area.
도 3a 및 도 3b는 종래와 본 발명에 의한 HSG 입자의 형태를 나타낸 도면이다.3a and 3b is a view showing the shape of the HSG particles according to the prior art and the present invention.
먼저, 종래는 도 3a와 같이, 기존의 HSG공정을 이용한 HSG 입자 사이의 간격이 넓지 않고 HSG 입자의 볼록한 면과 오목한 면의 차이가 크지 않아 유효표면적이 작은 모습이다.First, as shown in FIG. 3A, the effective surface area is small because the gap between the HSG particles using the conventional HSG process is not wide and the difference between the convex and concave surfaces of the HSG particles is not large.
한편, 본 발명은 도 3b에서와 같이, HSG형성한 후 바로 산화막을 증착한 후, 상기 산화막을 습식식각하여 HSG의 오목한 부분과 볼록한 부분의 차이가 크게 되어 HSG 입자 사이의 선택성이 향상되고 유효표면적이 확대한 모습이다.On the other hand, the present invention, as shown in Figure 3b, after depositing the oxide film immediately after forming the HSG, and wet etching the oxide film to increase the difference between the concave and convex portions of the HSG is improved selectivity between HSG particles and effective surface area This is an enlarged view.
이상에서 설명한 바와 같이 본 발명에 의한 캐패시터의 제조방법은 다음과 같은 효과가 있다.As described above, the method of manufacturing the capacitor according to the present invention has the following effects.
첫째, TEOS막을 이용하여 캐패시터 노드간의 부족(Shortage)현상을 해결할 수 있다.First, the shortage between capacitor nodes can be solved by using the TEOS layer.
즉, 스토리지 노드 사이의 부족 현상을 막아주기 위해서는 노드 사이의 간격을 적절히 유지하여 노드와 노드가 붙어 버리는 것을 막아주거나 캐패시터 노드 외벽의 HSG 형성을 억제하여 HSG 이물이 떨어져 나가 생기는 불량을 최소화하는 것인데, 본 발명에서는 TEOS막을 제거하지 않고 캐패시터의 내부에만 HSG를 형성하여 상기와 같은 부족현상을 효과적으로 방지할 수 있다.In other words, in order to prevent shortages between storage nodes, it is necessary to maintain proper spacing between nodes to prevent the nodes from sticking to each other or to suppress HSG formation on the outer wall of the capacitor node, thereby minimizing defects caused by falling of HSG foreign objects. In the present invention, the HSG may be formed only inside the capacitor without removing the TEOS film, thereby effectively preventing the above shortage phenomenon.
둘째, 유전막을 형성하기 전에 HSG 입자의 모양을 유지하도록 조절하여 산화막을 얇게 형성한 후 습식식각을 통해 형성된 산화막을 제거함으로써 볼록한 부분과 오목한 부분의 차이를 더욱 크게 하여 HSG 입자 사이의 간격을 넓혀 캐패시터의 유효표면적을 넓힐 수 있다.Second, before the dielectric film is formed, the shape of the HSG particles is adjusted to maintain the shape of the oxide film, and then the oxide film formed through wet etching is removed to further increase the difference between the convex and concave portions by widening the gap between the HSG particles and the capacitor. The effective surface area of can be widened.
즉, HSG의 움푹 들어간 곳은 볼록 튀어 나온 부분보다 상대적으로 P농도가 높기 때문에 산화시 Si의 손실이 많게 되고, 이후 습식식각시 P농도가 높기 때문에 산화막의 습식식각 되는 속도도 볼록한 부분보다 더 빠르기 때문에 결과적으로 볼록한 부분과 오목한 부분의 차이를 더욱 크게 하여 HSG 입자 사이의 간격을 넓혀 캐패시터의 유효표면적을 넓힐 수 있다.In other words, HSG dents have a higher P concentration than convex protruding portions, resulting in more loss of Si during oxidation, and a higher P concentration during wet etching, resulting in faster wet etching of the oxide film than convex portions. As a result, the difference between the convex and concave portions can be made larger, thereby increasing the spacing between the HSG particles, thereby increasing the effective surface area of the capacitor.
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| KR1019990063982A KR20010061486A (en) | 1999-12-28 | 1999-12-28 | Method for manufacturing of capacitor |
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| KR20010061486A true KR20010061486A (en) | 2001-07-07 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030058590A (en) * | 2001-12-31 | 2003-07-07 | 주식회사 하이닉스반도체 | Method for manufacturing a capacitor of Ferroelectric Random Access Memory |
-
1999
- 1999-12-28 KR KR1019990063982A patent/KR20010061486A/en not_active Application Discontinuation
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