KR20010061464A - Power-up reset circuit of memory chip - Google Patents

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Abstract

PURPOSE: A power up reset circuit of a memory chip is provided to prevent the error operation of the memory chip by generating a stable power up reset signal regardless of an external environment. CONSTITUTION: When a power is turned on, a transistor(P8) is turned on by the voltage of the second node, and the voltage of the first node follows up a level of a source voltage(Vcc). And, because transistors of the second transistor chain(112) are turned off, the power supply of a charge to the second node is intercepted. For this reason, a voltage of the second node reaches to a ground voltage by the third transistor chain(113). Finally, because the voltage of the second node outputs a high level(RESET) through inverters(I4 to I6), the second node generates a power up reset signal.

Description

메모리 칩의 파워업 리세트 회로{Power-up reset circuit of memory chip}Power-up reset circuit of memory chip

본 발명은 메모리 칩의 파워업 리세트 회로에 관한 것인데, 상세하게는 메모리 칩 내부 회로의 오동작을 방지할 수 있도록 메모리 칩의 파워 업시 내부회로를초기 조건으로 리세트 시키는 메모리칩의 파워업 리세트 회로에 관한 것이다.The present invention relates to a power-up reset circuit of a memory chip, and more particularly, a power-up reset of a memory chip that resets an internal circuit to an initial condition at the time of power-up of the memory chip to prevent a malfunction of the memory chip internal circuit. It is about a circuit.

일반적으로 플래시 이이피롬에 포함되어 있는 로직회로들은 전원전압(Vcc)이 셋업(set up)되고 나서 일정한 상태를 가지고 초기화가 이루어져야 한다. 그래서 전원전압(Vcc)이 셋업되는 순간 초기화를 이룰 수 있도록 초기화 신호를 발생시키는 회로가 요구되는데, 그 회로가 파워 업 리세트 회로(power on reset circuit)이다.In general, the logic circuits included in the flash Y pyrom should be initialized with a constant state after the power supply voltage Vcc is set up. Therefore, a circuit for generating an initialization signal is required so that initialization can be performed at the moment when the power supply voltage Vcc is set up. The circuit is a power on reset circuit.

도 1을 참조하여 종래의 파워 업 리세트 회로를 설명하면 다음과 같다.Referring to FIG. 1, a conventional power-up reset circuit is described as follows.

전원전압(Vcc)과 제2노드(Node_b)사이에는 PMOS체인(10)이 접속되는데, PMOS체인(10)는 제1 내지 제6PMOS트랜지스터(P1 내지 P6)로 이루어지며, 제1 내지 제6PMOS트랜지스터(P1 내지 P6)의 게이트는 상호 접속되어 제1노드(Node_a)로 접속된다. 또한 제2노드(Node_b)와 그라운드 사이에는 제3NMOS트랜지스터(N3)가 접속된다.The PMOS chain 10 is connected between the power supply voltage Vcc and the second node Node_b. The PMOS chain 10 includes first to sixth PMOS transistors P1 to P6, and the first to sixth PMOS transistors. Gates of P1 to P6 are connected to each other and are connected to the first node Node_a. In addition, a third NMOS transistor N3 is connected between the second node Node_b and ground.

그리고 전원전압(Vcc)과 제1노드(Node_a)사이에는 게이트가 제2노드(Node_b)로 접속되는 제1PMOS트랜지스터(P7)가 접속되고, 제1노드(Node_a)와 그라운드 사이에는 제1NMOS트랜지스터(N1)와 제2NMOS트랜지스터(N2)가 접속된다.A first PMOS transistor P7 having a gate connected to the second node Node_b is connected between the power supply voltage Vcc and the first node Node_a, and a first NMOS transistor between the first node Node_a and ground. N1) and the second NMOS transistor N2 are connected.

또한 제2노드(Node_b)에는 제1 내지 제3인버터(I1 내지 I3)로 이루어진 인버터체인(20)이 접속되고 인버터체인(20)의 출력단에서는 파워 업 리세트 신호가 출력된다.In addition, an inverter chain 20 including first to third inverters I1 to I3 is connected to the second node Node_b, and a power-up reset signal is output from an output terminal of the inverter chain 20.

전술한 구성을 가지는 종래의 파워 업 리세트 회로의 초기 조건은, 제1노드(Node_a)는 NMOS트랜지스터의 문턱전압(threshold voltage)(Vt)의 2배(2Vt)이며, 제2노드(Node_b)는 로우상태 즉 0볼트로 되어 있어야만 한다.The initial condition of the conventional power-up reset circuit having the above-described configuration is that the first node Node_a is twice the threshold voltage Vt of the NMOS transistor (2Vt), and the second node Node_b. Must be low, ie 0 volts.

이러한 초기 조건에서 전원전압(Vcc)이 온되면, 즉 전원전압(Vcc)이 인가되면 제2노드(Node_b)에 의해 제7PMOS트랜지스터(P7)는 턴-온되어 제1노드(Node_a)의 전압을 전원전압(Vcc) 레벨로 상승시키게 된다.In this initial condition, when the power supply voltage Vcc is turned on, that is, when the power supply voltage Vcc is applied, the seventh PMOS transistor P7 is turned on by the second node Node_b to turn on the voltage of the first node Node_a. It is raised to the power supply voltage (Vcc) level.

제7PMOS트랜지스터(P7)의 턴-온에 의하여 제1노드(Node_a)의 전압이 전원전압(Vcc) 레벨로 상승되면, 그 전압은 트랜지스터 체인(10)의 각 트랜지스터의 게이트에 인가되어 PMOS트랜지스터(P1 ~ P6)를 오프시켜 제2노드(Node_b)를 로우상태로 만든다. 그에 따라서, 인버터체인(20)을 거쳐서 하이신호가 출력되게 된다.When the voltage of the first node Node_a rises to the power supply voltage Vcc level by turning on the seventh PMOS transistor P7, the voltage is applied to the gate of each transistor of the transistor chain 10 so that the PMOS transistor ( The second node Node_b is made low by turning off P1 to P6). Accordingly, the high signal is output through the inverter chain 20.

그런데, 만일 전원전압(Vcc)이 온될 때 제2노드(Node_b)가 로우상태에 있지 않으면 제1노드(Node_a)는 하이상태가 되지 못하고 제2노드(Node_b)가 하이상태에 있게 된다. 그래서 출력단으로 로우신호가 출력되고 파워 업 리세트 신호가 발생되지 않는 문제점이 있었다.However, if the second node Node_b is not in the low state when the power supply voltage Vcc is turned on, the first node Node_a does not become high and the second node Node_b is in the high state. Therefore, there is a problem that the low signal is output to the output terminal and the power-up reset signal does not occur.

따라서 본 발명은 외부의 영향에 관계없이 안정적인 파워 업 리세트 신호를 발생시켜 메모리 칩 내부 회로의 오동작을 방지할 수 있는 메모리칩의 파워 업 리세트 회로를 제공하는데 있다.Accordingly, the present invention provides a power-up reset circuit of a memory chip that can generate a stable power-up reset signal regardless of external influences and thereby prevent malfunction of the memory chip internal circuit.

상기 목적을 달성하기 위하여 본 발명에 따른 메모리칩의 파워 업 리세트 회로는, 전원이 온되기 이전에 제1노드와 제2노드의 초기조건을 잡아줄수 있도록 전원전압원과 제1노드 사이에 접속되는 제1트랜지스터 체인, 전원이 온되기 이전에 제2노드의 초기조건을 잡아줄 수 있도록 상기 전원전압원과 제2노드 사이에 접속되며 게이트가 제1노드와 접속되어 제1노드의 전위에 따라 스위칭 되는 제2트랜지스터 체인, 전원이 온되면 제1노드의 전위가 전원전압의 전위가 되도록 전원전압과 제1노드 사이에 접속되며 게이트가 제2노드에 접속되는 스위칭소자, 제1트랜지스터 체인이 오프될 경우 제2노드의 전위를 그라운드 레벨로 낮출 수 있도록 제2노드와 그라운드 사이에 접속되는 제2트랜지스터 체인, 제2노드의 전위에 따라 리세트신호를 출력할 수 있도록 제2노드에 접속되는 인버터체인을 포함하여 구성된 것을 특징으로 한다.In order to achieve the above object, a power-up reset circuit of a memory chip according to the present invention is connected between a power supply voltage source and a first node so as to satisfy initial conditions of a first node and a second node before power is turned on. The first transistor chain is connected between the power supply voltage source and the second node to hold the initial condition of the second node before the power is turned on, and the gate is connected to the first node to be switched according to the potential of the first node. When the second transistor chain and the power supply are turned on, the switching element is connected between the power supply voltage and the first node so that the potential of the first node becomes the potential of the power supply voltage, and the gate is connected to the second node. A second transistor chain connected between the second node and the ground so as to lower the potential of the second node to the ground level, so that the reset signal can be output according to the potential of the second node And an inverter chain connected to the second node.

도 1은 종래의 파워 업 리세트 회로도.1 is a conventional power-up reset circuit diagram.

도 2는 본 발명에 따른 메모리 칩의 개략적인 블록도.2 is a schematic block diagram of a memory chip according to the present invention;

도 3은 도 2의 파워 업 리세트부의 회로도.3 is a circuit diagram of a power-up reset unit of FIG. 2.

* 도면의 상세한 부분에 대한 부호의 설명 *Explanation of symbols on detailed parts of the drawings

100:메모리칩 110:파워 업 리세트부100: memory chip 110: power-up reset unit

120:메모리부 111:제1트랜지스터 체인120: memory 111: first transistor chain

112:제2트랜지스터 체인 113:제3트랜지스터 체인112: 2nd transistor chain 113: 3rd transistor chain

114:인버터체인114: inverter chain

이하에서는 첨부한 도면을 참조하여 본 발명을 상세하게 설명하겠다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 2에 도시한 바와 같이 본 발명에 따른 메모리칩(100)은 파워 업 리세트 부(110)와 메모리부(120)로 나뉘어져 있다.As shown in FIG. 2, the memory chip 100 according to the present invention is divided into a power-up reset unit 110 and a memory unit 120.

파워 업 리세트부(100)는, 도 3에 도시한 바와 같이 제1노드(Node_N1)와 제2노드(Node_N2)의 초기 조건을 잡아주기 위한 제1트랜지스터 체인(111)과 제1노드(Node_N1)를 전원전압(Vcc)으로 더 가깝게 하기 위하여 커플링 커패시터인 트랜지스터(P15)로 구성되어 있다.As illustrated in FIG. 3, the power-up reset unit 100 may include the first transistor chain 111 and the first node Node_N1 for holding initial conditions of the first node Node_N1 and the second node Node_N2. ) Is composed of a transistor P15, which is a coupling capacitor, to bring the power supply voltage Vcc closer.

본 발명에 따른 메모리칩의 파워 업 리세트 회로는, 전원이 온 되기 전에제1노드(Node_N1)의 전압을 전원전압(Vcc)에 가깝게 가져가기 위하여 제1노드(Node_N1)를 전원전압(Vcc)에 연결된 트랜지스터 체인에 접속한다. 또한 제2노드(Node_N2)의 전위를 그라운드에 가깝게 가져가기 위하여 제2노드(Node_N2)는 그라운드에 연결되어 있는 트랜지스터 체인에 연결되어 있는 구조를 가진다.In the power-up reset circuit of the memory chip according to the present invention, in order to bring the voltage of the first node Node_N1 close to the power supply voltage Vcc before the power is turned on, the first node Node_N1 may supply the power supply voltage Vcc. Connect to the transistor chain connected to. In addition, in order to bring the potential of the second node Node_N2 close to the ground, the second node Node_N2 has a structure connected to a transistor chain connected to the ground.

상세하게 살펴보면 다음과 같다.Looking in detail as follows.

전원전압(Vcc)과 제1노드(Node_N1) 사이에는 다수의 NMOS트랜지스터로 이루어진 제1트랜지스터 체인(111)이 접속되는데, 제1트랜지스터 체인(111)은 각각 직렬로 접속되는 트랜지스터(N6) 내지 트랜지스터(N13)로 구성된다. 또한 전원전압(Vcc)과 제1노드(Node_N1) 사이에는 PMOS트랜지스터(P8)와 트랜지스터(P15)가 각각 접속되는데, 트랜지스터(P8)의 게이트는 후술하는 제2노드(Node_N2)로 접속된다. 그리고 제1노드(Node_N1)와 그라운드 사이에는 NMOS트랜지스터(N4)와 트랜지스터(N5)가 직렬로 접속된다.A first transistor chain 111 made up of a plurality of NMOS transistors is connected between the power supply voltage Vcc and the first node Node_N1, and the first transistor chain 111 is each connected to a transistor N6 to transistor in series. It consists of (N13). In addition, a PMOS transistor P8 and a transistor P15 are connected between the power supply voltage Vcc and the first node Node_N1. The gate of the transistor P8 is connected to a second node Node_N2 which will be described later. An NMOS transistor N4 and a transistor N5 are connected in series between the first node Node_N1 and ground.

한편, 전원전압(Vcc)과 제2노드(Node_N2)사이에는 다수의 PMOS트랜지스터로 이루어진 제2트랜지스터 체인(112)이 접속되는데, 제2트랜지스터 체인(112)은 각각 직렬로 접속되는 트랜지스터(P9) ~ 트랜지스터(P14)로 구성된다. 또한 제2트랜지스터 체인의 트랜지스터(P9 내지 P14)의 게이트는 모두 제1노드(Node_N1)로 접속된다.Meanwhile, a second transistor chain 112 including a plurality of PMOS transistors is connected between the power supply voltage Vcc and the second node Node_N2, and the second transistor chain 112 is connected to each other in series with the transistor P9. It consists of a transistor P14. In addition, the gates of the transistors P9 to P14 of the second transistor chain are all connected to the first node Node_N1.

그리고 제1노드(Node_N1)와 그라운드 사이에는 다수의 NMOS트랜지스터로 이루어진 제3트랜지스터 체인(113)이 접속되는데, 제3트랜지스터 체인(113)은 각각직렬로 접속되는 트랜지스터(N14 내지 N21)로 구성된다. 또한, 제2노드(Node_N2)와 그라운드 사이에는 NMOS트랜지스터(N22)가 접속된다.A third transistor chain 113 composed of a plurality of NMOS transistors is connected between the first node Node_N1 and ground, and the third transistor chain 113 includes transistors N14 to N21 connected in series. . In addition, an NMOS transistor N22 is connected between the second node Node_N2 and the ground.

제2노드(Node_N2)에는 인버터(I4 내지 I6)가 직렬로 접속되는 인버터체인(114)의 입력단이 접속되는데, 인버터체인(114)의 출력단은 전술한 메모리부(120)로 접속되어 파워 업 리세트 신호를 출력한다.An input terminal of the inverter chain 114 to which the inverters I4 to I6 are connected in series is connected to the second node Node_N2, and an output terminal of the inverter chain 114 is connected to the memory unit 120 described above for power up. Output the set signal.

전원이 온되기 이전에 제1노드(Node_N1)와 제2노드(Node_N2)의 초기조건을 잡아주고, 전원이 온되면 제2노드(Node_N2)의 전위에 의해 트랜지스터(P8)가 온되어 제1노드(Node_N1)의 전위가 전원전압(Vcc)의 레벨을 따라가게 한다.Before the power is turned on, the initial conditions of the first node Node_N1 and the second node Node_N2 are set, and when the power is turned on, the transistor P8 is turned on by the potential of the second node Node_N2 to turn on the first node. The potential of Node_N1 is followed by the level of the power supply voltage Vcc.

제2노드(Node_N2)에 의해 트랜지스터(P8)가 온되어 제1노드(Node_N1)의 전위가 전원전압(Vcc)의 레벨을 따라가게 되면, 제2노드(Node_N1)의 전위에 의해 제2트랜지스터 체인(112)의 트랜지스터는 점차로 턴-오프되어, 제2트랜지스터 체인(112)에 의한 제2노드(Node_N2)로의 전하의 공급이 차단된다.When the transistor P8 is turned on by the second node Node_N2 and the potential of the first node Node_N1 follows the level of the power supply voltage Vcc, the second transistor chain is driven by the potential of the second node Node_N1. The transistor of 112 is gradually turned off, so that the supply of charge to the second node Node_N2 by the second transistor chain 112 is cut off.

제2트랜지스터 체인에 의한 제2노드(Node_N2)로의 전하의 공급이 차단되면, 제3트랜지스터체인(113)에 의해 제2노드(Node_N2)는 그라운드로 가게 된다.When supply of charges to the second node Node_N2 by the second transistor chain is interrupted, the second node Node_N2 goes to the ground by the third transistor chain 113.

최종적으로 제2노드(Node_N2)의 전위는 인버터 체인(114)의 인버터(I4 ~ I6)를 통하여 하이상태의출력신호(RESET)를 생성하게 되어 파워 업 리세트 신호가 발생하게 된다.Finally, the potential of the second node Node_N2 generates the output signal RESET in the high state through the inverters I4 to I6 of the inverter chain 114, thereby generating a power-up reset signal.

본 발명에 따른 메모리칩의 파워 업 리세트 회로에 의하면, 외부의 영향에 관계없이 안정적인 파워 업 리세트 신호를 발생시킬 수 있으므로 메모리 칩의 모든회로를 초기 상태로 만들어 줄 수 있을 있어 메모리 칩 내부 회로의 오동작을 방지할 수 있다.According to the power-up reset circuit of the memory chip according to the present invention, since a stable power-up reset signal can be generated regardless of external influences, it is possible to make all the circuits of the memory chip in an initial state so that the internal circuit of the memory chip can be made. Malfunctions can be prevented.

Claims (5)

전원이 온되기 이전에 제1노드와 제2노드의 초기조건을 잡아줄수 있도록 전원전압원과 상기 제1노드 사이에 접속되는 제1트랜지스터 체인,A first transistor chain connected between a power supply voltage source and the first node to satisfy an initial condition of the first node and the second node before the power is turned on; 전원이 온되기 이전에 상기 제2노드의 초기조건을 잡아줄 수 있도록 상기 전원전압원과 상기 제2노드 사이에 접속되며 게이트가 상기 제1노드와 접속되어 상기 제1노드의 전위에 따라 스위칭 되는 제2트랜지스터 체인,A first switch connected between the power supply voltage source and the second node so as to hold an initial condition of the second node before the power is turned on, and a gate connected to the first node to be switched according to the potential of the first node; 2 transistor chain, 전원이 온되면 상기 제1노드의 전위가 상기 전원전압의 전위가 되도록 상기 전원전압원과 상기 제1노드 사이에 접속되며 게이트가 상기 제2노드에 접속되는 스위칭소자,A switching device connected between the power supply voltage source and the first node so that a potential of the first node becomes a potential of the power supply voltage when the power is turned on, and a gate is connected to the second node; 상기 제1트랜지스터 체인이 오프될 경우 상기 제2노드의 전위를 그라운드 레벨로 낮출 수 있도록 상기 제2노드와 그라운드 사이에 접속되는 제2트랜지스터 체인,A second transistor chain connected between the second node and ground to lower the potential of the second node to the ground level when the first transistor chain is turned off; 상기 제2노드의 전위에 따라 리세트신호를 출력할 수 있도록 상기 제2노드에 접속되는 인버터체인을 포함하여 이루어진 것을 특징으로 하는 메모리칩의 파워 업 리세트 회로.And an inverter chain connected to the second node so as to output a reset signal according to the potential of the second node. 제 1항에 있어서,The method of claim 1, 상기 제1트랜지스터 체인은, NMOS트랜지스터로 이루어지는 것을 특징으로 하는 메모리칩의 파워 업 리세트 회로.And the first transistor chain comprises an NMOS transistor. 제 1항에 있어서,The method of claim 1, 상기 제2트랜지스터 체인은, PMOS트랜지스터로 이루어지는 것을 특징으로 하는 메모리칩의 파워 업 리세트 회로.And the second transistor chain comprises a PMOS transistor. 제 1항에 있어서,The method of claim 1, 상기 제3트랜지스터 체인은, NMOS트랜지스터로 이루어지는 것을 특징으로 하는 메모리칩의 파워 업 리세트 회로.And said third transistor chain comprises an NMOS transistor. 제 1항에 있어서,The method of claim 1, 전원이 턴-온되면 상기 제1노드의 전위가 전원전압에 근접하도록 상기 제1노드와 전원전압 사이에 접속되는 커플링 커패시터를 더 포함하는 것을 특징으로 하는 메모리칩의 파워 업 리세트 회로.And a coupling capacitor connected between the first node and the power supply voltage such that when the power is turned on, the potential of the first node approaches the power supply voltage.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100426489B1 (en) * 2002-07-09 2004-04-13 주식회사 하이닉스반도체 Circuit for controlling an initiallizing circuit in a semiconductor device
KR100429888B1 (en) * 2001-07-18 2004-05-03 삼성전자주식회사 Initializing signal generating method for semiconductor memory device
KR100518211B1 (en) * 2001-10-17 2005-10-04 박원균 Waterproof adhesive

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100203868B1 (en) * 1996-04-27 1999-06-15 윤종용 Power-on reset circuit
KR980012897A (en) * 1996-07-19 1998-04-30 김광호 Power-on reset circuit (POR)
JP3110360B2 (en) * 1997-11-17 2000-11-20 日本電気アイシーマイコンシステム株式会社 Power-on reset circuit

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100429888B1 (en) * 2001-07-18 2004-05-03 삼성전자주식회사 Initializing signal generating method for semiconductor memory device
KR100518211B1 (en) * 2001-10-17 2005-10-04 박원균 Waterproof adhesive
KR100426489B1 (en) * 2002-07-09 2004-04-13 주식회사 하이닉스반도체 Circuit for controlling an initiallizing circuit in a semiconductor device

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