KR20010061027A - A method for forming storage node of capacitor in semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 제조기술에 관한 것으로, 특히 탄탈륨 산화막(Ta3O5), (Ba, Sr)TiO3등과 같은 고유전 물질을 유전체막으로 사용하는 고집적 메모리 소자의 캐패시터 하부전극 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor manufacturing technology, and more particularly, to a method of forming a capacitor lower electrode of a highly integrated memory device using a high dielectric material such as tantalum oxide (Ta 3 O 5 ), (Ba, Sr) TiO 3, or the like as a dielectric film. .
현재 반도체 메모리 소자는 크게 RAM(Random Access Memory)과 ROM(Read only Memory)로 구분할 수가 있다. 특히, RAM은 다시 다이나믹램(Dynamic RAM, 이하 DRAM이라 칭함)과 스태틱램(Static RAM)으로 나뉘지며, 이 중에서도 DRAM은 1개의 트랜지스터(transister)와 1개의 캐패시터로 1개의 단위셀(unit cell)이 구성되어 집적도에서 가장 앞서고 있는 소자이다.Currently, semiconductor memory devices can be classified into random access memory (RAM) and read only memory (ROM). In particular, the RAM is divided into a dynamic RAM (hereinafter referred to as DRAM) and a static RAM. Among them, a DRAM is one unit cell with one transistor and one capacitor. This is the most advanced device in integration.
한편, 고집적화의 진전으로 3년에 메모리의 용량이 4배씩 증가되어 현재에는 256Mb(mega bit)나 1Gb(giga bit)급 DRAM이 양산단계에 근접하고 있다.On the other hand, with the development of high integration, memory capacity has increased by four times in three years, and now 256Mb (mega bit) or 1Gb (giga bit) DRAM is approaching the mass production stage.
이와 같이 DRAM의 집적도가 높아질수록 메모리 셀의 면적은 256Mb 경우 0.5㎛2, 셀의 기본구성요소 중의 하나인 캐패시터의 면적은 0.3㎛2이하로 작아져야 한다. 이러한 이유로 256Mb 급 이상의 고집적 소자에서는 종래의 반도체 공정에서 사용되는 기술이 한계를 보이기 시작하고 있다.As the integration degree of DRAM increases, the area of the memory cell should be reduced to 0.5 μm 2 in 256Mb, and the area of the capacitor, which is one of the basic components of the cell, to 0.3 μm 2 or less. For this reason, the techniques used in the semiconductor process of the 256Mb or higher integrated devices are starting to show a limit.
즉, 64Mb DRAM에서 지금까지 사용되어 온 유전재료인 SiO2/Si3N4등을 사용하여 캐패시터를 제조할 경우 필요한 캐패시턴스를 확보하기 위해서는 박막의 두께를 최대한 얇게 하더라도 캐패시터가 차지하는 면적은 셀 면적의 6배가 넘어야 한다.In other words, in order to obtain the necessary capacitance when manufacturing a capacitor using SiO 2 / Si 3 N 4 , which is a dielectric material used in 64 Mb DRAM, the area occupied by the capacitor is the cell area even though the thickness of the thin film is as thin as possible. It should be over six times.
이러한 이유로 캐패시턴스의 확보를 위해 그 표면적을 늘리는 방안이 제시되고 지금까지 이에 대한 연구가 계속되고 있다. 캐패시터의 하부전극 표면적을 증가시키기 위해서 3차원 구조의 스택 캐패시터 구조 또는 트렌치형 캐패시터 구조 또는 반구형 폴리실리콘막을 사용하는 기술 등 여러가지 기술이 제안된 바가 있다.For this reason, a method of increasing the surface area for securing the capacitance has been proposed and research on it has been continued until now. In order to increase the surface area of the lower electrode of the capacitor, various techniques have been proposed, such as a three-dimensional stack capacitor structure, a trench capacitor structure, or a technique using a hemispherical polysilicon film.
그러나, 256Mb급 이상의 소자에서는 유전율이 낮은 SiO2/Si3N4계 유전물질로는 캐패시턴스를 늘이기 위해 더 이상 두께를 줄일 수도 없고, 표면적을 늘이기 위해 그 구조를 더 복잡하게 만드는 경우 공정과정이 너무 복잡하여 제조단가의 상승과 수율이 떨어지는 등의 문제점이 많다.However, in devices above 256Mb, the low dielectric constant SiO 2 / Si 3 N 4 -based dielectric material can no longer reduce the thickness to increase the capacitance and the process is too complex to make the structure more complex to increase the surface area. There are many problems such as increase in manufacturing cost and yield drop due to complexity.
이와 같은 문제점을 해결하기 위해서, 유전물질을 종래 SiO2/Si3N4계 유전물질에서 보다 높은 유전상수를 갖는 탄탈륨 산화막(Ta3O5), (Ba, Sr)TiO3등의 고유전 물질을 캐패시터의 유전체막으로 채용하게 되었다.In order to solve this problem, the dielectric material is a high dielectric material such as tantalum oxide film (Ta 3 O 5 ), (Ba, Sr) TiO 3 having a higher dielectric constant than that of conventional SiO 2 / Si 3 N 4 -based dielectric materials. Is adopted as the dielectric film of the capacitor.
그런데, 이와 같은 고유전물질의 유전상수는 캐패시터의 하부전극에 따라 크게 달라지게 되며, 지금까지의 연구결과로는 백금(Pt), 이리듐(Ir), 로듐(Rh), 루테늄(Ru) 등의 금속 물질위에 증착했을 때 우수한 유전특성을 나타낸다고 알려져 있다.However, the dielectric constant of such a high dielectric material is largely dependent on the lower electrode of the capacitor. As a result of the previous studies, platinum (Pt), iridium (Ir), rhodium (Rh), ruthenium (Ru), etc. It is known to exhibit excellent dielectric properties when deposited on metallic materials.
도1은 종래기술에 따라 형성된 고유전체 캐패시터의 단면을 도시한 도면으로써, 이하 이를 참조하여 살펴보기로 한다.1 is a cross-sectional view of a high-k dielectric capacitor formed according to the prior art, which will be described below with reference to this.
종래기술에 따른 공정은 먼저, 소정 공정이 완료된 반도체 기판(10) 상에 층간절연막(12)을 형성한 후 캐패시터 하부전극이 형성될 영역에 하부층의 접합영역(11)을 노출시키도록 콘택홀을 형성한다. 다음으로, 폴리실리콘 플러그(13), 오믹콘택(Omic contact)용 금속막(예컨대, TiSix)(14) 및 확산방지막(예컨대, TiN)(15)의 적층구조로 콘택홀을 매립한다.The process according to the prior art first forms the interlayer insulating film 12 on the semiconductor substrate 10 on which the predetermined process is completed, and then opens the contact hole to expose the junction region 11 of the lower layer in the region where the capacitor lower electrode is to be formed. Form. Next, the contact hole is filled with a laminated structure of the polysilicon plug 13, the metal film for the ohmic contact (eg, TiSi x ) 14 and the diffusion barrier film (eg, TiN) 15.
다음으로, 전체 구조 상부에 하부의 층간절연막(12)과 하부전극용 금속막과의 접착력 향상을 위한 접착층(16)을 형성한 후 그 상부에 캐패시터 하부전극용 금속막(17)으로 Pt, Ir, Rh, Ru 등을 증착하고 이를 패터닝을 하여 하부전극을 형성한다. 이때, 접착층(16) 물질로는 확산방지막(15)과 동일한 종류의 물질을 사용하여 형성한다.Next, after forming the adhesive layer 16 for improving the adhesion between the lower interlayer insulating film 12 and the lower electrode metal film on the entire structure, Pt, Ir as the capacitor lower electrode metal film 17 thereon. , Rh, Ru, and the like are deposited and patterned to form a lower electrode. In this case, the material of the adhesive layer 16 is formed using the same kind of material as the diffusion barrier 15.
마지막으로, 전체 구조물의 상부에 탄탈륨 산화막(Ta3O5), (Ba, Sr)TiO3등의 고유전물질(18)을 증착하게 된다.Finally, a high dielectric material 18 such as a tantalum oxide film (Ta 3 O 5 ), (Ba, Sr) TiO 3 is deposited on the entire structure.
그런데, 상기 종래기술에서 문제가 되는 점은 반도체 소자가 집적화됨에 따라 콘택 플러그와 하부전극과의 정렬 시 여유공간이 매우 줄어들게 되어 오정렬로 인한 문제점이 발생할 수가 있다는 점이다.However, a problem in the related art is that as the semiconductor device is integrated, the free space is greatly reduced when the contact plug and the lower electrode are aligned, which may cause a problem due to misalignment.
구체적으로 살펴보면, 콘택 플러그와 하부전극간에 오정렬이 발생하였을 경우, 상기 도1에서의 도면부호 'A'부분에서와 같이 상기 고유전물질(18), 상기 확산방지막(15) 및 상기 접착층(16)이 서로 맞닿게 되는 부분이 발생하게 된다. 이와 같이, 고유전물질(18), 확산방지막(15) 및 접착층(16)이 만나는 부분(A)에서는 고유전물질(18)의 유전특성이 크게 저하되고, 누설전류가 증가하는 문제점이 발생되게 된다.Specifically, when misalignment occurs between the contact plug and the lower electrode, the high dielectric material 18, the diffusion barrier 15, and the adhesive layer 16, as shown by the 'A' in FIG. The parts which come into contact with each other are generated. As described above, in the portion (A) where the high dielectric material 18, the diffusion barrier 15, and the adhesive layer 16 meet, the dielectric properties of the high dielectric material 18 are greatly reduced and the leakage current increases. do.
본 발명은 캐패시터의 하부전극 패터닝 공정 시의 오정렬에 따른 고유전 물질과 확산방지막의 접촉부위를 원천적으로 방지할 수 있는 반도체 소자의 캐패시터 하부전극 형성방법을 제공하는데 그 목적이 있다.An object of the present invention is to provide a method for forming a capacitor lower electrode of a semiconductor device which can prevent a contact area between a high dielectric material and a diffusion barrier due to misalignment during a capacitor patterning of a lower electrode of a capacitor.
도1은 종래기술에 따라 형성된 고유전체 캐패시터의 단면을 도시한 도면.1 is a cross-sectional view of a high dielectric capacitor formed in accordance with the prior art.
도2a 내지 도2f는 본 발명의 일실시예에 따른 캐패시터의 하부전극 형성공정도.2A to 2F are diagrams illustrating a process of forming a lower electrode of a capacitor according to an embodiment of the present invention.
*도면의 주요부분에 대한 부호의 간단한 설명* Brief description of symbols for the main parts of the drawings
20 : 반도체 기판 21 : 접합영역20 semiconductor substrate 21 junction region
22 : 제1실리콘 산화막 23 : 제1실리콘 질화막22: first silicon oxide film 23: first silicon nitride film
24 : 제2실리콘 산화막 25 : 제2실리콘 질화막24: second silicon oxide film 25: second silicon nitride film
27 : 폴리실리콘 28 : TiSix막27: polysilicon 28: TiSi x film
29 : TiN막 30 : 하부전극용 금속막29 TiN film 30 Metal film for lower electrode
상기 목적을 달성하기 위한 본 발명은, 소정의 하부층상에 제1층간절연막을 형성하는 제1 단계; 상기 제1층간절연막 상부에 콘택홀 영역이 오픈된 제1식각정지층을 형성하는 제2 단계; 상기 제2 단계가 완료된 결과물의 상부에 제2층간절연막을 형성하는 제3 단계; 상기 제2층간절연막 상부에 제2식각정지층을 형성하는 제4 단계; 상기 제4 단계가 완료된 결과물의 상부에 희생막을 형성하는 제5 단계; 상기 희생막, 상기 제2식각정지층 및 상기 제2층간절연막을 선택식각하여 하부전극 영역을 정의하고, 노출된 상기 제1식각정지층을 마스크로 하여 상기 제1층간절연막을 선택식각하여 콘택홀을 형성하는 제6 단계; 상기 하부전극 영역 및 콘택홀의 내부에 플러그 및 확산방지막의 적층구조를형성하되, 상기 확산방지막이 상기 제1식각정지층 하부에 위치하도록 형성하는 제7 단계; 상기 하부전극 영역에 하부전극용 금속막을 매립하는 제8 단계; 및 상기 희생막을 제거하는 제9 단계를 포함하여 이루어진다.The present invention for achieving the above object, the first step of forming a first interlayer insulating film on a predetermined lower layer; Forming a first etch stop layer in which a contact hole region is opened on the first interlayer insulating layer; A third step of forming a second interlayer insulating film on the resultant of which the second step is completed; Forming a second etch stop layer on the second interlayer insulating film; A fifth step of forming a sacrificial layer on the resultant of the fourth step; Selectively etching the sacrificial layer, the second etch stop layer and the second interlayer insulating layer to define a lower electrode region, and selectively etching the first interlayer insulating layer using the exposed first etch stop layer as a mask to form a contact hole. Forming a sixth step; A seventh step of forming a stack structure of a plug and a diffusion barrier layer in the lower electrode region and the contact hole, wherein the diffusion barrier is positioned below the first etch stop layer; An eighth step of filling a lower electrode metal film in the lower electrode region; And a ninth step of removing the sacrificial layer.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도2a 내지 도2f는 본 발명의 일실시예에 따른 캐패시터의 하부전극 형성공정도를 나타낸 것이다.2A to 2F illustrate a process diagram of forming a lower electrode of a capacitor according to an embodiment of the present invention.
본 실시예에 따른 캐패시터의 하부전극 형성공정은 먼저, 도2a에 도시된 바와 같이 소정 공정이 완료된 반도체 기판(20) 상에 연속하여 층간절연막인 제1실리콘 산화막(22)과 식각베리어 역할을 하는 제1실리콘 질화막(23)을 증착한다.In the process of forming the lower electrode of the capacitor according to the present embodiment, as shown in FIG. The first silicon nitride film 23 is deposited.
이때, 상기 제1실리콘 질화막(23)은 화학 기상 증착(Chemical Vapor Deposition, CVD)법으로 300Å 내지 600Å정도 증착한 후 콘택홀이 형성될 영역을 선택식각한 것이다.In this case, the first silicon nitride layer 23 is formed by etching about 300 to 600 mm by chemical vapor deposition (CVD), and then selectively etching a region where a contact hole is to be formed.
다음으로, 도2b에 도시된 바와 같이 전체 구조물의 상부에 연속하여 층간절연막인 제2실리콘 산화막(24), 식각베리어인 제2실리콘 질화막(25) 및 하부전극 형성을 위한 희생산화막(26)을 증착한다. 이때, 상기 제2실리콘 산화막(24)은 500 ~ 1000Å정도의 두께로 증착하고, 상기 제2실리콘 질화막(25)은 300 ~ 600Å정도의 두께로 증착하며, 상기 희생산화막(26)은 5000 ~ 10000Å정도의 두께로 증착한다.Next, as shown in FIG. 2B, a second silicon oxide film 24, which is an interlayer insulating film, a second silicon nitride film 25, which is an etch barrier, and a sacrificial oxide film 26 for forming a lower electrode are successively formed on the entire structure. Deposit. At this time, the second silicon oxide film 24 is deposited to a thickness of about 500 ~ 1000Å, the second silicon nitride film 25 is deposited to a thickness of about 300 ~ 600Å, the sacrificial oxide film 26 is 5000 ~ 10000Å Deposition to a thickness of about.
다음으로, 도2c에 도시된 바와 같이 하부전극 형성을 위한 마스크를 사용하여 희생산화막(26), 제2실리콘 질화막(25), 제2실리콘 산화막(24)을 건식식각법으로 선택식각함으로써, 하부전극 영역을 형성하고, 이어서 제1실리콘 질화막(23)을 추가적인 식각 마스크로 하여 제1실리콘 산화막(22)을 접합영역(21)이 노출되도록선택식각함으로써, 콘택홀을 형성한다. 이를 구체적으로 살펴보면, 건식식각시의 식각조건을 처음에는 산화막 식각공정을 진행하여 희생산화막(26)을 식각하고, 질화막 식각공정을 진행하여제2실리콘 질화막(25)을 식각하고, 다시 산화막 식각공정을 진행하여 제2실리콘 산화막(24) 및 제1실리콘 산화막(23)을 식각한다.Next, as shown in FIG. 2C, the sacrificial oxide layer 26, the second silicon nitride layer 25, and the second silicon oxide layer 24 are selectively etched by dry etching using a mask for forming the lower electrode. An electrode region is formed, and then a contact hole is formed by selectively etching the first silicon oxide film 22 so that the junction region 21 is exposed using the first silicon nitride film 23 as an additional etching mask. In detail, the etching condition of the dry etching process is performed by first etching the sacrificial oxide layer 26 by performing an oxide layer etching process, and performing a nitride layer etching process to etch the second silicon nitride layer 25, and then again, an oxide layer etching process. Next, the second silicon oxide film 24 and the first silicon oxide film 23 are etched.
따라서, 콘택홀이 형성되는 부분은 제1실리콘 질화막(23)으로 인하여 콘택홀 상부에 형성된 하부전극 영역에 비해 좁게 형성된다.Accordingly, the portion where the contact hole is formed is narrower than the lower electrode region formed on the contact hole due to the first silicon nitride layer 23.
다음으로, 도2d에 도시된 바와 같이 전체 구조물 상부에 콘택홀을 매립하여 콘택플러그를 형성하기 위한 폴리실리콘(27)을 1000 ~ 2000Å정도 증착하고, 상기 폴리 실리콘(27)을 전면 식각하여 콘택홀 내에 1000 ~ 2000Å정도 잔류되도록 식각한다.Next, as shown in FIG. 2D, the polysilicon 27 is deposited to form a contact plug by filling the contact hole in the upper portion of the entire structure, and the entire surface of the polysilicon 27 is etched. Etch to leave 1000 ~ 2000Å inside.
계속하여, 오믹 콘택용 금속막인 Ti를 200Å정도 증착하고, 급속열처리(RTA)를 실시하여 TiSix막(28)을 형성한다. 다음으로, 확산방지막인 TiN막(29)을 500 ~ 1000Å정도 증착하고, 이를 리세스시킨다. 이때, 상기 TiN막(29)이 상기 제2실리콘 질화막(25)의 하부에 위치하도록 형성하여야 한다.Subsequently, Ti, which is an ohmic contact metal film, is deposited at about 200 kPa, and rapid thermal treatment (RTA) is performed to form a TiSi x film 28. Next, a TiN film 29, which is a diffusion barrier film, is deposited at about 500 to 1000 mW, and is recessed. In this case, the TiN film 29 should be formed under the second silicon nitride film 25.
다음으로, 상기 TiN막(29)의 상부, 즉 하부전극 영역을 캐패시터 하부전극용 금속막(30)으로 매립한 후 전체 구조물의 상부표면을 화학적 기계적 연마(Chemical Mechanical Polishing, CMP)를 실시하여 하부전극 분리를 실시한다. 이때, 상기 하부전극용 금속막(30)으로는 백금(Pt) 또는 이리듐(Ir)을 CVD법 또는 전해도금법으로 1000Å정도 증착한다.Next, the upper, that is, lower electrode region of the TiN film 29 is filled with the capacitor lower electrode metal film 30, and then the upper surface of the entire structure is subjected to chemical mechanical polishing (CMP). Perform electrode separation. In this case, platinum (Pt) or iridium (Ir) is deposited to about 1000 mV by the CVD method or the electroplating method as the lower electrode metal film 30.
다음으로, 도2e에 도시된 바와 같이 습식식각법으로 희생산화막(26)을 제거하여 캐패시터의 하부전극 형성공정을 완료한다. 이때, 제2실리콘질화막(25)이 식각정지막의 역할을 하게 된다.Next, as shown in FIG. 2E, the sacrificial oxide layer 26 is removed by a wet etching method to complete the process of forming the lower electrode of the capacitor. In this case, the second silicon nitride layer 25 serves as an etch stop layer.
여기서, 상기 도2e는 캐패시터의 하부전극 구조가 완성된 상태의 단축방향단면도이고, 도2f는 캐패시터의 하부전극 구조가 완성된 상태의 장축방향 단면도이다.Here, FIG. 2E is a uniaxial cross-sectional view of the capacitor when the lower electrode structure is completed, and FIG. 2F is a longitudinal cross-sectional view of the capacitor when the lower electrode structure is completed.
상기와 같이 공정을 진행하게 되면, 도2e 및 도2f에 도시된 바와 같이 고유전 물질과 확산방지막이 접촉할 가능성을 완전히 배제할 수 있게 된다. 즉, 본 발명에서는 희생막을 사용한 하부전극 패터닝 방법을 사용하며, 한번의 마스크 공정을 통해 하부전극 영역과 콘택홀을 정의함으로써, 하부전극과 하부전극 콘택의 오정렬에 의해 발생할 수 있는 문제점을 해결할 수 있었다. 또한, 마스크 공정을 줄임으로써, 공정 단순화에 기여할 수 있게 된다.When the process proceeds as described above, as shown in FIGS. 2E and 2F, the possibility of contact between the high dielectric material and the diffusion barrier may be completely excluded. That is, in the present invention, the lower electrode patterning method using the sacrificial film is used, and by defining the lower electrode region and the contact hole through one mask process, the problem that may occur due to the misalignment of the lower electrode and the lower electrode contact could be solved. . In addition, by reducing the mask process, it is possible to contribute to the process simplification.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
본 발명은 캐패시터의 누설전류를 억제하고, 고유전체의 유전특성을 향상시키는 효과가 있으며, 이로 인하여 소자의 전기적 특성 및 신뢰도를 향상시킬 수 있다.The present invention has the effect of suppressing the leakage current of the capacitor and improving the dielectric properties of the high dielectric material, thereby improving the electrical characteristics and reliability of the device.
Claims (4)
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| KR1019990063503A KR20010061027A (en) | 1999-12-28 | 1999-12-28 | A method for forming storage node of capacitor in semiconductor device |
Applications Claiming Priority (1)
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| KR1019990063503A KR20010061027A (en) | 1999-12-28 | 1999-12-28 | A method for forming storage node of capacitor in semiconductor device |
Publications (1)
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| KR20010061027A true KR20010061027A (en) | 2001-07-07 |
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Family Applications (1)
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| KR1019990063503A KR20010061027A (en) | 1999-12-28 | 1999-12-28 | A method for forming storage node of capacitor in semiconductor device |
Country Status (1)
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1999
- 1999-12-28 KR KR1019990063503A patent/KR20010061027A/en not_active Application Discontinuation
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