KR20010059991A - 이에스디(ｅｓｄ) 보호회로 - Google Patents
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- 230000003068 static effect Effects 0.000 title description 2
- 239000012535 impurity Substances 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000005468 ion implantation Methods 0.000 claims abstract description 19
- 239000004065 semiconductor Substances 0.000 abstract description 20
- 238000002955 isolation Methods 0.000 abstract description 6
- 238000012421 spiking Methods 0.000 abstract description 3
- 238000000034 method Methods 0.000 description 16
- 230000015556 catabolic process Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 238000013459 approach Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000036039 immunity Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- -1 phosphorus ions Chemical class 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0203—Particular design considerations for integrated circuits
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- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0296—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices involving a specific disposition of the protective devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
- H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
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Abstract
본 발명은 이에스디(Elector Static Discharge:ESD) 보호용 트랜지스터의 불순물 영역의 에지(Edge)에 플러그(Plug) 이온주입 공정을 하여 배선 콘택의 스파이킹(Spiking)을 방지하므로 ESD의 내성을 증가시키기 위한 ESD 보호회로에 관한 것이다.
본 발명의 ESD 보호회로는 과도한 전류가 흐를 수 있는 부분인 접합 에지에 비트 라인 콘택 공정 시 사용하는 공정인 플러그 이온주입 공정을 하므로, 접합 영역에서의 급격한 농도차를 막아 공핍영역을 증가시키므로 브레이크다운 전압을 상승시키기 때문에 ESD 시 상기 접합 에지로의 전류 흐름을 적게하여 온도 상승을 억제하므로 상기 접합 에지에 발생되는 온도상승으로 인한 배선 콘택의 접합 스파이킹을 방지하여 ESD의 내성을 증가시키므로 소자의 신뢰성 및 수율을 향상시키는 특징이 있다.
Description
본 발명은 이에스디(Elector Static Discharge:ESD) 보호회로에 관한 것으로, 특히 접합 에지(Edge)에 플러그(Plug) 이온주입 공정을 하여 소자의 신뢰성 및 수율을 향상시키는 ESD 보호회로에 관한 것이다.
집적회로의 기술이 발전을 하면서 자연적인 현상에 의하여 집적회로가 손상이 되는 것에 대한 연구도 진행이 되고, 이들이 산업기술에 적용되면서 집적회로의 요구조건이 많아지게 되었다.
상기 요구를 만족시키기 위하여 ESD 보호 회로를 집적회로의 패드(Pad) 근처에 삽입을 하여 정전기에 대한 보호를 하고 있다.
또한, 상기 ESD와 같이 외부의 정전기원으로부터 전하가 집적회로의 내부로 유입되는 것이 아니라 전장에 의하여 집적회로의 내부에 충전이된 전하가 외부의 그라운드로 방전되는 현상 즉 시디엠(Charged Device Model:CDM)에 대한 내성을 요구하게 되었다.
상기 ESD와 다르게 CDM은 전하의 방전을 모델링(Modeling)을 하였을 때, 피크(Peak) 전류에 이르는 라이징(Rising) 시간이 아주 짧아서 그 해석도 어려우며, 그에 대한 내성을 향상시키는 것 또한 아주 세심한 고려가 필요하다.
도 1은 종래 기술에 따른 ESD 보호회로 중 ESD 보호용 트랜지스터를 나타낸레이아웃도이고, 도 2는 도 1의 Ⅰ-Ⅰ선상의 단면도이다.
종래 기술에 따른 ESD 보호회로 중 ESD 보호용 트랜지스터는 도 1 및 도 2에서와 같이, 반도체 기판(11) 표면내에 형성된 고농도 픽-업(Pick-up) 부(12)와 상기 반도체 기판(11) 표면내에 형성된 격리막(13) 그리고 상기 픽-업 부(12)와 상기 격리막(13)에 의해 격리됨과 동시에 상기 반도체 기판(11)상에 형성되는 다수 개의 배선 콘택(14)을 갖으며 상기 반도체 기판(11) 표면내에 형성되는 불순물 영역(15)을 포함한 다수 개의 ESD 보호용 트랜지스터(16)들이 상기 픽-업 부(12)내에 위치된다.
도 3은 종래의 공핍영역의 감소를 나타낸 단면도이고, 도 4는 종래의 배선 콘택의 스파이킹 현상을 나타낸 사진도이다.
여기서, 상기 배선 콘택(14)에서 상기 불순물 영역(15)의 에지(Edge)까지의 거리가 가까워짐에 따라 상기 불순물 영역(15)에서의 급격한 농도차에 의해 도 3 및 도 4에서와 같이, 공핍영역(21)의 감소로 브레이크다운(Breakdown) 전압이 감소되기 때문에 상기 불순물 영역(15)의 에지에서 상기 픽-업 부(12)쪽으로의 과전류로 인한 온도 상승에 의해 상기 불순물 영역(15)의 에지에서 가까이 위치한 상기 배선 콘택(14)에 스파이킹(Spiking) 현상(22)이 발생한다.
그러나 종래의 ESD 보호회로는 다음과 같은 문제점이 있었다.
첫째, 배선 콘택에서 ESD 보호용 트랜지스터의 불순물 영역의 에지까지의 거리가 가까워짐에 따라 상기 불순물 영역에서의 급격한 농도차에 의해 공핍영역의감소로 브레이크다운 전압이 감소되기 때문에 상기 불순물 영역의 에지에서 픽-업 부쪽으로의 과전류로 인한 온도 상승에 의해 상기 불순물 영역의 에지에서 가까이 위치한 상기 배선 콘택에 스파이킹 현상이 발생한다.
둘째, 배선 콘택의 스파이킹 현상을 방지하기 위하여 불순물 영역의 에지로부터 상기 배선 콘택과의 거리를 멀리함에 따라 상기 배선 콘택의 개수가 적어져 단위 배선 콘택당 전류가 커지므로 ESD의 내성이 저하되고 또한 면적이 증가되며 ESD가 아닌 정상 동작 시 p 웰(Well)에서 픽-업 부로의 잔류 전하를 뽑아내는 능력이 약해지기 때문에 빌(Vill) 특성을 저하시킨다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 ESD 보호용 트랜지스터의 불순물 영역의 에지에 플러그(Plut) 이온주입 공정을 하여 배선 콘택의 스파이킹을 방지하므로 ESD의 내성을 증가시키는 ESD 보호회로를 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 ESD 보호회로 중 ESD 보호용 트랜지스터를 나타낸 레이아웃도
도 2는 도 1의 Ⅰ-Ⅰ선상의 단면도
도 3은 종래의 공핍영역의 감소를 나타낸 단면도
도 4는 종래의 배선 콘택의 스파이킹 현상을 나타낸 사진도
도 5는 본 발명의 실시 예에 따른 ESD 보호회로 중 ESD 보호용 트랜지스터를 나타낸 레이아웃도
도 6은 도 5의 Ⅱ-Ⅱ선상의 단면도
도 7은 본 발명에서 플러그 이온주입 영역을 나타낸 단면도
도 8은 본 발명에서 반도체 기판과 불순물 영역과의 농도차가 작아짐을 나타낸 도면
도 9는 본 발명에서 공핍영역의 증가를 나타낸 단면도
<도면의 주요부분에 대한 부호의 설명>
11: 반도체 기판 12: 픽-업 부
13: 격리막 14: 배선 콘택
15: 불순물 영역 16: ESD 보호용 트랜지스터
31: 랜딩 플러그 콘택 32: 플러그 이온주입 영역
본 발명의 ESD 보호회로는 픽-업 부가 형성된 기판과 상기 픽-업 부와 격리됨과 동시에 상기 픽-업 부내에 위치되며 상기 기판상에 형성되는 다수 개의 배선 콘택, 상기 표면내에 형성되는 불순물 영역, 상기 불순물 영역의 에지와 배선 콘택들 사이의 기판상에 형성되는 랜딩 플러그 콘택 및 플러그 이온주입 영역을 포함한 ESD 보호용 다수 개의 트랜지스터들을 포함하여 구성됨을 특징으로 한다.
상기와 같은 본 발명에 따른 ESD 보호회로의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 5는 본 발명의 실시 예에 따른 ESD 보호회로 중 ESD 보호용 트랜지스터를 나타낸 레이아웃도이고, 도 6은 도 5의 Ⅱ-Ⅱ선상의 단면도이다.
본 발명의 실시 예에 따른 ESD 보호회로 중 ESD 보호용 트랜지스터는 도 5 및 도 6에서와 같이, 반도체 기판(11) 표면내에 형성된 고농도 픽-업 부(12)와 상기 반도체 기판(11) 표면내에 형성된 격리막(13) 그리고 상기 픽-업 부(12)와 상기 격리막(13)에 의해 격리됨과 동시에 상기 반도체 기판(11)상에 형성되는 다수 개의 배선 콘택(14), 상기 반도체 기판(11) 표면내에 형성되는 불순물 영역(15), 상기 불순물 영역(15)의 에지와 배선 콘택(14)들 사이의 반도체 기판(11)상에 형성되는 랜딩(Landing) 플러그 콘택(31) 및 상기 랜딩 플러그 콘택(31)을 통하여 상기 반도체 기판(11) 표면내에 형성되는 플러그 이온주입 영역(32)을 포함한 다수 개의 ESD 보호용 트랜지스터(16)가 상기 픽-업 부(12)내에 위치된다.
여기서, 상기 플러그 이온주입 영역(32)은 비트 라인(Bit Line) 콘택 공정 시 사용하는 공정인 플러그 이온주입 공정을 상기 랜딩 플러그 콘택(31)을 통해 진행하여 형성된다.
도 7은 본 발명에서 플러그 이온주입 영역을 나타낸 단면도이고, 도 8은 본 발명에서 반도체 기판과 불순물 영역과의 농도차가 작아짐을 나타낸 도면이며, 도 9는 본 발명에서 공핍영역의 증가를 나타낸 단면도이다.
상기 플러그 이온주입 공정은 비트 라인 콘택 공정 시 셀(Cell) 트랜지스터의 불순물 영역의 누설 전류를 감소시키기는 것이 목적이며 제 1, 제 2 이온주입 공정을 한다.
본 발명에서는 15 ∼ 50KeV 에너지하에 5.0E12 ∼ 5.0E13 농도의 인(P) 이온을 사용한 제 1 이온주입 공정에 의해 상기 반도체 기판(11)과 불순물 영역(15)과의 급격한 농도차를 줄인다.
그리고, 60 ∼ 200KeV 에너지하에 1.0E12 ∼ 1.0E13 농도의 인 이온을 사용한 제 2 이온주입 공정에 의해 상기 반도체 기판(11)의 농도를 낮추어 급격한 농도차의 불순물 영역(15)의 형성을 억제하므로 공핍영역의 확장에 따른 누설 전류 방지 및 브레이크다운 전압을 상승시킨다.
상기와 같이 과도한 전류가 흐를 수 있는 부분인 불순물 영역(15)의 에지에 상기 랜딩 플러그 콘택(31)이 형성되고 비트 라인(Bit Line) 콘택 공정 시 사용하는 공정인 플러그 이온주입 공정을 상기 랜딩 플러그 콘택(31)을 통해 진행하여 상기 플러그 이온주입 영역(32)이 형성되므로 도 7, 도 8 및 도 9에서와 같이, 상기 배선 콘택(14)에서 상기 불순물 영역(15)의 에지까지의 거리가 가까워짐에 따라 상기 불순물 영역(15)에서의 급격한 농도차를 막아 공핍영역을 증가(41)시키므로 브레이크다운 전압을 상승시키기 때문에 ESD 시 상기 불순물 영역(15)의 에지에서 상기 픽-업 부(12)쪽으로의 전류 흐름을 적게하여 온도 상승을 억제하므로 상기 불순물 영역(15)의 에지에 발생되는 온도상승으로 인한 상기 배선 콘택의 접합 스파이킹을 방지한다.
본 발명의 ESD 보호회로는 과도한 전류가 흐를 수 있는 부분인 접합 에지에 비트 라인 콘택 공정 시 사용하는 공정인 플러그 이온주입 공정을 하므로, 접합 영역에서의 급격한 농도차를 막아 공핍영역을 증가시키므로 브레이크다운 전압을 상승시키기 때문에 ESD 시 상기 접합 에지로의 전류 흐름을 적게하여 온도 상승을 억제하므로 상기 접합 에지에 발생되는 온도상승으로 인한 배선 콘택의 접합 스파이킹을 방지하여 ESD의 내성을 증가시키므로 소자의 신뢰성 및 수율을 향상시키는 효과가 있다.
Claims (1)
- 픽-업 부가 형성된 기판;상기 픽-업 부와 격리됨과 동시에 상기 픽-업 부내에 위치되며 상기 기판상에 형성되는 다수 개의 배선 콘택, 상기 표면내에 형성되는 불순물 영역, 상기 불순물 영역의 에지와 배선 콘택들 사이의 기판상에 형성되는 랜딩 플러그 콘택 및 플러그 이온주입 영역을 포함한 ESD 보호용 다수 개의 트랜지스터들을 포함하여 구성됨을 특징으로 하는 ESD 보호회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990067987A KR20010059991A (ko) | 1999-12-31 | 1999-12-31 | 이에스디(ｅｓｄ) 보호회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990067987A KR20010059991A (ko) | 1999-12-31 | 1999-12-31 | 이에스디(ｅｓｄ) 보호회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010059991A true KR20010059991A (ko) | 2001-07-06 |
Family
ID=19635075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990067987A KR20010059991A (ko) | 1999-12-31 | 1999-12-31 | 이에스디(ｅｓｄ) 보호회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010059991A (ko) |
-
1999
- 1999-12-31 KR KR1019990067987A patent/KR20010059991A/ko not_active Application Discontinuation
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