KR20010059541A - 반도체 소자의 금속배선 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히 WF6의 도입, 퍼지 가스의 도입, 환원가스인 H2또는 SiH4가스 도입 및 퍼지 가스의 도입이 한 사이클로 형성되며, 스텝 커버리지가 거의 100%에 가까운 ALD 공정을 이용하여 W을 홀 내에 충진함으로써 고단차의 홀내에도 보이드의 생성 없이 W을 매립할 수 있어 금속배선의 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체 소자의 금속배선 형성방법{Method for forming metal line of semiconductor device}
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히 원자 층 증착(Atomic Layer Deposition ; 이하 'ALD'라 함) 공정 기술을 이용하여 고집적 소자의 콘택 또는 비아 홀 필링(Filling)시 적용할 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.
일반적으로 반도체 소자의 금속배선 형성공정에 있어서, 256 메가 및 그 이상의 고집접 메모리 소자의 콘택 또는 비아 필링의 경우, 화학 기상증착법(Chemical Vapor Deposition ; 이하 'CVD'라 함)에 의한 텅스텐 증착과 및 에치-백 공정으로 이루어진다.
상기 텅스텐 CVD 공정의 경우, 스텝 커버리지(Step coverage)가 양호하기 때문에 홀내에 보이드의 생성 없이 텅스텐 플러그를 매립할 수 있다.
그러나 반도체 소자가 보다 고집적화 되면서 홀의 사이즈는 점점 작아지고 깊이가 깊어짐에 따라 홀 내부를 보이드 없이 매립할 수 있는 W CVD 공정 창(window)이 작아지게 되고, 따라서 공정 마진이 줄어 들게 된다.
또한, 매우 고 단차의 홀인 경우, 홀의 크기가 작기 때문에 W CVD 공정으로도 보이드 없이 W을 매립하는 것이 어렵게 된다.
따라서 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 본 발명은 셀프-리미팅 공정(self-limiting process)으로서 스텝 커버리지가 거의 100%에 가까운 ALD 공정을 이용하여 W을 홀 내에 충진함으로써 고단차의 홀내에도 보이드의 생성 없이 W을 매립할 수 있는 반도체 소자의 금속배선 형성방법을 제공하는 것을 목적으로 한다.
도 1 은 본 발명의 방법에 따른 W ALD 공정의 공정 시퀀스(process sequence)를 도시한 도면
<도면의 주요 부분에 대한 부호의 설명>
1 : WF63,7 : 퍼지 가스(purge gas)
5 : H2또는 SiH4
상기 목적을 달성하기 위한 본 발명의 방법에 따른 반도체 소자의 금속배선 형성방법은,
하부 금속층이 형성된 반도체 기판의 상부에 콘택 또는 비아 홀을 형성하는 단계와;
상기 구조의 상부에 층간 절연막을 형성한 후, 상기 층간 절연막의 일 부분을 식가하여 콘택 또는 비아 홀을 형성하는 단계와;
상기 콘택 또는 비아 홀을 포함한 전체 구조상에 W을 형성하는 단계와;
상기 홀 내부의 W을 제외한 나머지 W을 에치-백하여 제거하는 단계와;
상기 콘택 또는 비아 홀의 내부를 W ALD 공정을 사용하여 매립하는 단계를 포함하는 것을 특징으로 한다.
한편, 참고로 ALD 공정은 하드웨이 측면에서는 각각의 반응 기체들을 분리하여 반응기내로 도입한다는 점이 기존의 CVD 공정과 다른 점이며, 상기와 같이 반응 기체들을 분리 도입함으로써 기본적인 화학작용(chemistry)이 달라진다,
분리 도입된 반응 기체는 기판상에 흡착하게 되며, 흡착하지 못한 반응 기체는 반응기 밖으로 빠져 나간다. 그리고 퍼지 가스(purge gas)가 도입된 후 다시 반응기체가 도입되면 기판상에 흡착한 이전의 반응물과 반응하여 박막을 형성하게 된다.
따라서 반응하지 못한 잉여의 반응 기체는 반응기 밖으로 빠져 나가게 되고, 이러한 사이클(cycle)당 증착되는 층(layer)이 제한되면서 표면 반응 리미팅(surface recation limiting) 상태로 박막 증착이 이루어진다.
따라서 스텝 커버리지가 아주 우수하며 사이클 수를 조절함으로써 박막 두께를 아주 정밀하게 제어할 수 있다. 그리고 소량 도핑하고자 할 경우 도핑하고자 하는 반응 기체에 대한 사이클을 기존 사이클에 삽입하면 된다.
상기와 같은 ALD 의 기본 개념은 이미 컴파운드 반도체(compoundsemiconductor) 제조에 많이 응용되어 오고 있다.
이하 첨부된 도면을 참조하여 본 발명의 일 실시예에 대해 상세히 설명하기로 한다.
도 1 은 W ALD 공정의 공정 시퀀스(process sequence)를 도시한 도면이다.
참고로, 상기 본 발명의 W ALD 공정을 적용하기 일련의 공정을 거쳐 콘택 또는 비아 홀을 구비하는 반도체 소자를 형성한다.
상기의 공정은 먼저, 하부 금속층이 형성된 반도체 기판의 상부에 콘택 또는 비아 홀을 형성하고, 상기 구조의 상부에 층간 절연막을 형성한 후, 상기 층간 절연막의 일 부분을 식각하여 콘택 또는 비아 홀을 형성하며, 상기 콘택 또는 비아 홀을 포함한 전체 구조상에 W을 형성하며, 상기 홀 내부의 W을 제외한 나머지 W을 에치-백하여 제거 한다.
이때 상기 W 은 W ALD 공정을 사용하여 매립하는 공정으로 진행된다.
상기 도면을 참조하면, 본 발명의 상기 W ALD 공정은 WF6의 도입 및 퍼지 가스의 도입, 그리고 환원가스인 H2또는 SiH4가스 도입 및 퍼지 가스의 도입으로 구성된다.
상기 도입되는 일련의 과정에 있어서, 제일 먼저 도입되는 WF6가 제1 층에 흡착되고, 퍼지 가스에 의해 잉여의 WF6가스는 배기된다.
그 후 환원기체가 도입되면, 표면에 흡착된 WF6를 환원시켜 기판상에 W 이증착되고 반응 부산물은 탈착된다, 그리고 표면에 흡착된 WF6가 한정되므로 상기의 반응은 WF6가 모두 소진되면 더 이상 진행될 수 없으므로 셀프-리미팅 공정이 된다.
상기한 4가지 펄스가 하나의 사이클(cycle)로서 단일-층(mono layer)을 형성하게 된다.
한편, 상기 본 발명의 W ALD 방법에서 퍼지 가스로서 N2, Ar, He 등을 포함하는 불활성 가스를 사용하며, 상기 사이클을 구성하는 각각의 기체들의 사이클 시간이 0.001에서 60초 사이에서 진행되게 한다.
또한, 상기 W ALD 공정의 공정조건은 온도 25∼800℃, 압력 0.1 mTorr ∼50 Torr 가 되게 한다.
이상에서 상술한 바와 같이, WF6의 도입, 퍼지 가스의 도입, 환원가스인 H2또는 SiH4가스 도입 및 퍼지 가스의 도입이 한 사이클로 형성되며, 스텝 커버리지가 거의 100%에 가까운 ALD 공정을 이용하여 W을 홀 내에 충진하는 본 발명의 방법은 고단차의 홀내에도 보이드의 생성 없이 W을 매립할 수 있어 금속배선의 신뢰성을 향상시킬 수 있다.

Claims (4)

  1. 반도체 소자의 금속배선 형성방법에 있어서,
    하부 금속층이 형성된 반도체 기판의 상부에 콘택 또는 비아 홀을 형성하는 단계와;
    상기 구조의 상부에 층간 절연막을 형성한 후, 상기 층간 절연막의 일 부분을 식가하여 콘택 또는 비아 홀을 형성하는 단계와;
    상기 콘택 또는 비아 홀을 포함한 전체 구조상에 WF6가스도입/퍼지가스 도입/H2또는 SiO4도입/퍼지가스 도입에 의해 W ALD 층을 형성하는 단계와;
    상기 홀 내부의 W을 제외한 나머지 W을 에치-백하여 제거하는 단계를 포함하는 반도체 소자의 금속배선 형성방법
  2. 제 1 항에 있어서
    상기 퍼지 가스로서 N2, Ar, He 등을 포함하는 불활성 가스를 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법
  3. 제 1 항 또는 제2 항에 있어서
    상기 사이클을 구성하는 각각의 기체들의 사이클 시간이 0.001에서 60초 사이에서 진행되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법
  4. 제 1 항에 있어서
    상기 W ALD 공정의 공정조건은 온도 25∼800℃, 압력 0.1 mTorr ∼50 Torr 인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법
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* Cited by examiner, † Cited by third party
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KR100680940B1 (ko) * 2000-12-28 2007-02-08 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법

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KR19990012246A (ko) * 1997-07-28 1999-02-25 윤종용 원자층 증착법에 의한 금속 배리어막을 구비한 반도체장치및 그 제조방법
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