KR20010059532A - Manufacturing method for semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 소자분리 공정으로 얕은 트렌치를 이용한 소자분리 공정(shallow trench isolation; 이하 'STI'라 함)을 이용하면서도 실리콘 기판상의 액티브 영역 레이아웃을 적절히 형성하고, 폴리 1 과의 간격 및 중첩도를 효율적으로 적용하여 종래의 STI 공정 적용시 문제시 되었던 식각시 특정 부위에서 스트레스가 작용됨으로 인해 발생되었던 식각피트(Etch Pit)를 억제시켜 반도체 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and in particular, to form an active region layout on a silicon substrate while using a shallow trench isolation (STI) using a shallow trench as a device isolation process, Efficient application of spacing and overlapping with poly 1 suppresses etching pits caused by stress acting on specific areas during etching, which was a problem in the conventional STI process It relates to a method for manufacturing a semiconductor device that can improve the reliability.
최근 반도체 소자 제조공정의 집적도가 증가함에 따라 소자분리 공정의 한 기술로 로코스(LOCOS : Local Oxidation Of Silicon) 공정을 많이 사용하고 있으며, 상기 LOCOS 공정 다음으로 상기 STI 공정도 많이 사용되고 있다.Recently, as the degree of integration of semiconductor device manufacturing processes increases, a LOCOS (Local Oxidation Of Silicon) process is widely used as a technology of a device isolation process, and the STI process is also widely used after the LOCOS process.
상기한 종래의 STI 공정을 이용한 소자분리 기술에 있어서, 소자분리 공정중 시행되는 일련의 식각공정, 예컨데 트렌치 식각공정, 후속 열처리 공정, 폴리1 식각공정, 폴리1 스페이서 식각공정 등 각각의 식각공정에서 발생되는 스트레스가 실리콘 기판의 액티브 영역에 누적되고, 상기 스트레스의 누적은 결국, 식각 피트(Dislocation) 현상으로 나타난다.In the conventional device isolation technology using the STI process, a series of etching processes, such as a trench etching process, a subsequent heat treatment process, a poly1 etching process, a poly1 spacer etching process, etc. The generated stress accumulates in the active region of the silicon substrate, and the accumulation of stress eventually appears as an etch pitting (Dislocation) phenomenon.
상기 식각 피트 현상은 반도체 소자에서 리키지 소스(leakage source)가 되어 트랜지스터의 동작에 있어서 치명적인 불량(fail)을 일으키며 리프레쉬와 소자의 신뢰성 뿐만 아니라 반도체 소자의 제조수율을 저하시키게 되는 큰 요인으로 작용하는 문제점이 있다.The etch pit phenomenon becomes a leakage source in the semiconductor device, which causes a fatal failure in the operation of the transistor, and acts as a major factor in reducing the yield of the semiconductor device as well as the refresh and device reliability. There is a problem.
따라서 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 본 발명은 실리콘 기판상의 소자분리 액티브 영역과 폴리1의 레이아웃을 적절히 형성함으로써 실리콘 기판상의 인가되는 스트레스를 최소화하여 종래의 식각 피트 현상의 발생을 줄여 반도체 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.Accordingly, the present invention is to solve the above-described conventional problems, the present invention by forming the layout of the device isolation active region and the poly1 on the silicon substrate to minimize the applied stress on the silicon substrate to generate the conventional etching pit phenomenon It is an object of the present invention to provide a method for manufacturing a semiconductor device which can reduce the manufacturing process yield and reliability of the semiconductor device.
도 1 은 본 발명의 방법에 따라 실리콘 기판상의 액티브 영역 레이아웃시 코너 지역을 둔각을 갖도록 형성한 것을 도시한 도면1 is a view showing that the corner area is formed to have an obtuse angle when the active area is laid out on a silicon substrate according to the method of the present invention;
도 2 는 본 발명의 방법에 따라 폴리1과 액티브 영역 사이의 일정간격을 유지하도록 형성한 것을 도시한 도면FIG. 2 is a view showing a structure formed to maintain a constant distance between the poly 1 and the active region according to the method of the present invention. FIG.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
1 : 액티브 영역 3 : 필드 산화막 영역1: active region 3: field oxide region
5 : 폴리 1 7 : 스페이서5: poly 1 7: spacer
2,9 : 스트레스 인가 부위2,9: stress applied site
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법의 특징은 STI 공정을 이용한 반도체 소자의 소자분리 공정에 있어서,A feature of the method for manufacturing a semiconductor device of the present invention for achieving the above object is in the device isolation process of the semiconductor device using the STI process,
실리콘 기판상의 액티브 영역 레이아웃 시, 액티브 영역의 코너부 각을 둔각이 되도록 하여 최종 프로파일이 라운딩 되게 함에 있다.In the layout of the active region on the silicon substrate, the corner angle of the active region is obtuse so that the final profile is rounded.
또한, 상기 목적을 달성하기 위한 본 발명의 다른 특징은,In addition, another feature of the present invention for achieving the above object,
STI 공정을 이용한 반도체 소자의 소자분리 공정에 있어서,In the device isolation process of the semiconductor device using the STI process,
폴리1 레이 아웃 시, 폴리1과 액티브 영역의 사이를 일정 간격 이상으로 공간을 갖도록 형성함에 의해 식각공정과, 후속 열처리 및 식각공정에 의한 스트레스의 영향을 최대한 줄이면서 ISO를 형성하도록 함에 있다.In the poly1 layout, the space between the poly1 and the active region is formed to have a space at a predetermined interval or more so as to form ISO while minimizing the influence of stress caused by the etching process and subsequent heat treatment and etching process.
이하 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대해 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1 은 본 발명의 방법에 따라 실리콘 기판상의 액티브 영역 레이아웃시 코너 지역을 둔각을 갖도록 형성한 것을 도시한 도면이고,1 is a view showing that the corner area is formed to have an obtuse angle in the layout of the active area on the silicon substrate according to the method of the present invention,
도 2 는 본 발명의 방법에 따라 폴리1과 액티브 영역 사이의 일정간격을 유지하도록 형성한 것을 도시한 도면이다.FIG. 2 is a diagram illustrating a method for maintaining a predetermined distance between the poly 1 and the active region according to the method of the present invention.
상기 도면에 도시된 바와 같이, ISO 공정을 이용하여 소자분리 영역을 형성함에 있어서, 액티브 영역의 선단부 측(도1의 2, 도2의 9) 영역에는 소자분리 공정에 걸쳐 시행되는 일련의 공정, 예컨데 트렌치 형성을 위한 실리콘 기판 식각 공정, 실리콘 기판의 열처리 공정, 폴리1 식각공정, 폴리1 스페이서 식각공정 등을거치면서 식각 스트레스가 누적되는 영역이다.As shown in the figure, in forming the device isolation region using the ISO process, a series of processes performed over the device isolation process in the front end side (2 in FIG. 1, 9 in FIG. 1) region of the active region, For example, the etching stress is accumulated in the silicon substrate etching process, the heat treatment process of the silicon substrate, the poly1 etching process, and the poly1 spacer etching process.
따라서 상기 누적된 스트레스를 완화시키기 위한 하나의 방법으로 상기 도 1 에 도시된 바와 같이 실리콘 기판상의 액티브 영역 레이아웃 시, 액티브 영역의 코너부 각을 가능한 둔각(90도 이상)이 되도록 하여 최종 프로파일이 라운딩(Rounding)되게 하는 것이다.Therefore, as a method for mitigating the accumulated stress, as shown in FIG. 1, when the active region is laid out on the silicon substrate, the corner angle of the active region is made as possible as an obtuse angle (90 degrees or more) to round the final profile. To make it round.
이때, 상기 액티브 영역의 코너부 각을 둔각과 평각(180도)을 혼합하여 레이아웃 할 수도 있다.In this case, the corner angle of the active area may be mixed by a combination of an obtuse angle and a flat angle (180 degrees).
상기 도 2에서, 폴리 1은 도면부호 (5)이고, 필드 산화막 영역은 도면부호 (3)이며, 액티브 영역은 부호 (1)로 표시하였다. 또한 실리콘 기판상의 식각 스트레스를 많이 받게 되는 영역은 필드 산화막 영역(3)과 액티브 영역(1)의 경계부(9)로서, 점원으로 도시하였다.In Fig. 2, poly 1 is denoted by reference numeral 5, the field oxide film region is denoted by reference numeral 3, and the active region is denoted by reference numeral 1. In addition, a region subjected to much etching stress on the silicon substrate is illustrated as a point source as the boundary portion 9 between the field oxide layer region 3 and the active region 1.
또한, 상기 식각 스트레스를 완화시키기 위한 다른 하나의 방법으로 상기 도 2의 (c)와 (d)에 도시한 것처럼, 폴리1(5)과 액티브 영역(2)의 사이를 일정 간격 이상으로 공간을 갖도록 함으로써 가능하다.In addition, as another method for alleviating the etching stress, as shown in (c) and (d) of FIG. 2, the space between the poly 1 (5) and the active region 2 is spaced at a predetermined interval or more. It is possible by having it.
즉, 폴리1(5) 형성 시, 폴리1(5)의 양쪽 측면 부분이 폴리1 스페이서(7) 식각 공정에서 스트레스를 가장 많이 받게 되는 점을 감안하여 폴리1(5) 레이아웃 시, 액티브 영역(1)과의 중첩도나 간격을 적절히 조절함에 의해 종래의 폴리1(5)의 양쪽 에지부와 액티브 영역(1)의 코너, 에지부가 서로 중첩되어 액티브 영역(1)의 코너 에지부에 최대의 스트레스가 가해져 식각 피트가 발생하는 것을 방지할 수 있다.That is, when the poly 1 (5) is formed, both side portions of the poly 1 (5) are most stressed during the etching process of the poly 1 spacer (7) in consideration of the active area when the poly 1 (5) layout By appropriately adjusting the degree of overlap or spacing with 1), both edge portions of the conventional poly 1 (5), the corners of the active region 1, and the edge portions overlap each other, so that the maximum stress at the corner edge portions of the active region 1 is increased. Can be added to prevent the etching pit from occurring.
즉, 종래의 폴리1(게이트)을 액티브 영역(1)과 필드 산화막 영역(3)의 경계면을 따라 형성하여 폴리1(5)과 폴리1 스페이서(7) 식각 시, 식각 스트레스를 액티브 영역의 경계부(edge 부)에 가장 심하게 가하게 하는 것보다, 폴리1(5)과 액티브 영역(1)의 사이를 일정 간격 이상으로 공간을 갖도록 형성함으로써 식각에 의한 스트레스를 최대한 방지할 수 있다.That is, the conventional poly 1 (gate) is formed along the interface between the active region 1 and the field oxide layer region 3 to etch the poly 1 (5) and the poly 1 spacer 7 to etch stress at the boundary of the active region. The stress due to etching can be prevented as much as possible by forming the space between the poly 1 (5) and the active region 1 at a predetermined interval or more, rather than making it most severely applied to the edge portion.
예컨데, 상기 폴리1(5) 과 액티브 영역(1) 사이의 공간을 0.02㎛ 이상으로 조절하거나, 상기 폴리1 스페이서(7)와 액티브 영역(1) 사이의 공간을 0.02㎛ 이상으로 조절할 수도 있다. (도 2의 (d) 참조)For example, the space between the poly 1 (5) and the active region 1 may be adjusted to 0.02 μm or more, or the space between the poly 1 spacer 7 and the active region 1 may be adjusted to 0.02 μm or more. (See FIG. 2 (d).)
이상에서 상술한 바와 같이, 본 발명의 방법에 따라 반도체 소자의 소자분리 공정에 있어서, 소자분리를 위한 ISO 공정에서의 액티브 영역 레이 아웃 시, 액티브 영역의 코너부의 각도를 90도 이상의 둔각을 형성하도록 설계함으로써, 액티브 영역의 코너부 형상을 가능한 라운딩되게 하여 트렌치 식각공정과, 후속 열처리에 의한 스트레스의 영향을 최대한 줄이면서 ISO를 형성할 수 있다.As described above, in the device isolation process of the semiconductor device according to the method of the present invention, when the active area layout in the ISO process for device separation, the angle of the corner portion of the active area to form an obtuse angle of 90 degrees or more. By design, the corner shape of the active region can be as rounded as possible to form ISO while minimizing the effects of stress due to the trench etching process and subsequent heat treatment.
또한, 본 발명의 방법에 따라 폴리1 형성시 폴리1의 양쪽 측면 부분이 폴리1 스페이서 식각 시, 스트레스를 가장 많이 받게 되는 점을 감안하여 폴리1 레이아웃 시, 폴리1과 액티브 영역의 간격을 적절히 조절함에 의해 액티브 영역의 코너 에지부에 최대의 스트레스가 가해져 식각 피트가 발생하는 것을 방지할 수 있다.In addition, according to the method of the present invention, since both side portions of the poly1 are most stressed when the poly1 spacer is etched when forming the poly1, the gap between the poly1 and the active region is appropriately adjusted during the poly1 layout. As a result, maximum stress is applied to the corner edges of the active regions, thereby preventing the etching pits from occurring.
특히, 상기한 본 발명은 새로운 공정이나 기술의 적용 없이도 가능한 방법으로, 반도체 소자의 공정에서 트랜지스터 형성 공정의 안정화와 후속 공정을 더욱쉽게 이룰 수 있게 하며, 소자의 제조 공정 수율 및 신뢰성을 크게 향상시킬 수 있다.In particular, the present invention as described above can be achieved without the application of new processes or technologies, thereby making it easier to stabilize the transistor formation process and subsequent processes in the process of semiconductor devices, and greatly improve the yield and reliability of the device manufacturing process. Can be.
Claims (5)
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| KR1019990067049A KR20010059532A (en) | 1999-12-30 | 1999-12-30 | Manufacturing method for semiconductor device |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434959B1 (en) * | 2001-12-31 | 2004-06-09 | 주식회사 하이닉스반도체 | A method for a designing layout of a semiconductor device |
| CN104347682A (en) * | 2013-08-02 | 2015-02-11 | 颀邦科技股份有限公司 | Semiconductor structure |
-
1999
- 1999-12-30 KR KR1019990067049A patent/KR20010059532A/en not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434959B1 (en) * | 2001-12-31 | 2004-06-09 | 주식회사 하이닉스반도체 | A method for a designing layout of a semiconductor device |
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