KR20010059021A - A method for forming a field oxide of a semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 특히 트렌치형 소자분리막을 형성 공정시 평탄화된 소자분리막을 형성하는데 있어서 평탄화식각공정의 특성 및 신뢰성을 향상시킬 수 있는 기술에 관한 것이다.The present invention relates to a method of forming a device isolation film of a semiconductor device, and more particularly, to a technology capable of improving the characteristics and reliability of the planarization etching process in forming a planarized device isolation film during the formation of a trench type device isolation film.
고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디맨젼 ( dimension ) 을 축소하는 것과, 소자간에 존재하는 분리영역 ( isolation region ) 의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리기술이 메모리 셀 사이즈 ( memory cell size ) 를 결정하는 기술이라고 할 수 있다.In order to increase the integration of devices from the viewpoint of high integration, it is necessary to reduce each device dimension and to reduce the width and area of isolation regions existing between devices. Device isolation technology determines the memory cell size in terms of size.
소자분리절연막을 제조하는 종래기술로는 절연물 분리방식의 로코스 ( LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라 함 ) 방법, 실리콘기판상부에 산화막, 다결정실리콘층, 질화막순으로 적층한 구조의 피.비.엘. ( Poly - Buffed LOCOS, 이하에서 PBL 이라 함 ) 방법, 기판에 홈을 형성한 후에 절연물질로 매립하는 트렌치 ( trench ) 방법 등이 있다.Conventional techniques for manufacturing device isolation insulating films include LOCOS (LOCOS: LOCOS) method, an oxide film, a polysilicon layer, and a nitride film on a silicon substrate. B.L. (Poly-Buffed LOCOS, hereinafter referred to as PBL) method, a trench method of embedding an insulating material after forming a groove in the substrate, and the like.
그러나, 상기 LOCOS 방법으로 소자분리산화막을 미세화할 때 공정상 또는 전기적인 문제가 발생한다. 그중의 하나는, 소자분리절연막만으로는 전기적으로 소자를 완전히 분리할 수 없다는 것이다.However, a process or electrical problem occurs when the device isolation oxide film is miniaturized by the LOCOS method. One of them is that the device isolation insulating film alone cannot completely separate the device.
그래서, 소자분리산화막을 형성하는 산화공정 직전 또는 이후에 고농도의 B 또는 BF2이온을 소자분리절연막의 하부에 이온주입시켜 격리효과를 보상해 주는데, 이 공정을 N 채널 필드 임플란트 ( N - channel field implant ) 공정, 즉 채널스토퍼 ( channel stopper ) 형성공정이라고 한다.Therefore, a high concentration of B or BF 2 ions are implanted into the lower portion of the device isolation insulating film immediately before or after the oxidation process to form the device isolation oxide film, thereby compensating the isolation effect. It is called an implant) process, that is, a channel stopper forming process.
이때, 채널스토퍼로 사용되는 B 또는 BF2는 소자분리산화공정중에 또는 기타 열처리공정시에 활성영역으로 측면확산하여 활성영역이 좁아지며, 활성트랜지스터의 문턱전압 ( threshold voltage ) 을 높이는 내로우 ( narrow ) 채널 효과를일으키고, 소오스/드레인을 향해 측면확산하여 N+접합과 중첩되면서 일어나는 N+접합 브레이크다운 전압 ( breakdown voltage ) 의 감소나 접합누출의 증대등의 문제를 일으키며, 소자분리절연막의 형성후에 채널스톱 불순물을 주입할 경우에는 고에너지의 이온주입을 하기 때문에 소자분리절연막의 끝부분이 손상되어 게이트 산화막의 열화를 가져올 수 있다. 그리고, 소자분리절연막의 상층부는 기판과 단차를 형성하여 후속공정의 진행시 어려움이 있다.At this time, B or BF 2 used as a channel stopper is diffused laterally into the active region during the device isolation oxidation process or other heat treatment process, thereby narrowing the active region and narrowing the threshold voltage of the active transistor. ) causing the channel effect, by lateral diffusion toward the source / drain causes problems such as increase in the reduction or junction leakage of the N + junction breakdown voltage (breakdown voltage) occurs while overlapping the N + junction, after formation of the device isolation insulating film In the case of implanting channel stop impurities, ion implantation of high energy is performed, so that the tip of the device isolation insulating layer is damaged, resulting in deterioration of the gate oxide layer. In addition, the upper layer portion of the device isolation insulating film forms a step with the substrate, and thus there is a difficulty in the subsequent process.
그리고, 상기 PBL 을 사용하는 경우, 필드산화시에 산소의 측면확산에 의하여 버즈빅이 발생한다. 즉, 활성영역이 작아져 활성영역을 효과적으로 활용하지 못하며, 필드산화막의 두께가 두껍기 때문에 단차가 형성되어 후속공정에 어려움을 준다. 그리고, 기판상부의 다결정실리콘층으로 인하여 필드산화시 기판내부로 형성되는 소자분리절연막이 타기법에 비하여 상대적으로 작기 때문에 타기법에 비해 신뢰성을 약화시킬 수 있다.In the case of using the above-mentioned PBL, buzz big is generated by side diffusion of oxygen during field oxidation. In other words, the active area is small, so that the active area is not effectively utilized, and because the thickness of the field oxide film is thick, a step is formed, which causes difficulty in subsequent processes. Further, due to the polysilicon layer on the substrate, the device isolation insulating film formed inside the substrate during field oxidation is relatively smaller than that of the hitting method, thereby reducing the reliability of the hitting method.
이상에서 설명한 LOCOS 방법과 PBL 방법은 반도체기판 상부로 볼록한 소자분리절연막을 형성하여 단차를 갖게 됨으로써 후속공정을 어렵게 하는 단점이 있다.The LOCOS method and the PBL method described above have a disadvantage in that a subsequent step is made difficult by forming a convex element isolation insulating film on the semiconductor substrate and having a step.
이러한 단점을 해결하기 위하여, 반도체기판을 식각하여 트렌치를 형성하고 상기 트렌치를 매립한 다음, CMP 방법을 이용하여 상부면을 평탄화시키고 후속공정을 평탄화시킴으로써 후속공정을 용이하게 실시할 수 있도록 하였다.In order to solve this disadvantage, the semiconductor substrate is etched to form a trench, and the trench is buried, and then the CMP method is used to planarize the top surface and to planarize the subsequent process so that the subsequent process can be easily performed.
도 1 은 종래기술에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도로서, ⓐ 부분의 상세도를 함께 도시한 것이다.1 is a cross-sectional view illustrating a method of forming a device isolation film of a semiconductor device according to the prior art, and shows a detailed view of a part ⓐ.
먼저, 반도체기판(11) 상부에 패드산화막(13)과 패드질화막(15)을 각각 형성한다.First, a pad oxide film 13 and a pad nitride film 15 are formed on the semiconductor substrate 11, respectively.
이때, 상기 패드질화막(15)은 후속공정으로 형성될 트렌치 매립 산화막의 버즈빅을 감소시키기 위하여 형성한 것이다.At this time, the pad nitride film 15 is formed to reduce the buzz of the trench buried oxide film to be formed in a subsequent process.
그러나, 상기 패드질화막(15)과 상기 반도체기판(11)의 응력 차이로 인하여 페일이 유발되는 현상을 방지하기 위하여 상기 패드질화막(15)과 반도체기판(11) 사이에 패드산화막(13)을 형성함으로써 버퍼 ( buffer ) 역할을 하게 하였다.However, a pad oxide layer 13 is formed between the pad nitride layer 15 and the semiconductor substrate 11 in order to prevent a failure caused by the stress difference between the pad nitride layer 15 and the semiconductor substrate 11. It acts as a buffer.
그 다음, 소자분리마스크(도시안됨)를 이용한 사진식각공정으로 상기 패드질화막(15)과 패드산화막(13) 그리고, 일정두께의 반도체기판(11)을 식각하여 트렌치(17)를 형성한다.Next, a trench 17 is formed by etching the pad nitride layer 15, the pad oxide layer 13, and the semiconductor substrate 11 having a predetermined thickness by a photolithography process using a device isolation mask (not shown).
그리고, 상기 트렌치(17)를 매립하는 트렌치 매립용 산화막(19)을 전체표면상부에 "A" 만큼 두껍게 형성한다.Then, the trench filling oxide film 19 filling the trench 17 is formed thicker by "A" on the entire surface.
이때, 상기 트렌치 매립용 산화막(19)은 소자분리막이 다수 형성되는 패턴이 밀집된 셀부(100)와 패턴 밀집이 없는 주변회로부(200)에서 "B" 만큼의 단차를 가지게 된다. 여기서, "C" 는 트렌치(17) 상부에서 반도체기판(11) 표면 상부로 형성된 트렌치 매립용 산화막(19)의 높이를 도시한다.In this case, the trench buried oxide film 19 may have a step size of "B" in the cell portion 100 in which the plurality of device isolation layers are formed and the peripheral circuit portion 200 having no pattern density. Here, "C" shows the height of the trench buried oxide film 19 formed above the trench 17 and above the surface of the semiconductor substrate 11.
그 다음, 상기 트렌치 매립용 산화막(19)을 CMP 하여 평탄화시키고 후속공정을 실시하여 트렌치형 소자분리막을 형성한다.Then, the trench filling oxide film 19 is planarized by CMP, and a subsequent process is performed to form a trench type isolation layer.
그러나, 상기 CMP 공정은 웨이퍼의 중앙부와 가장자리부에서 연마속도 차이를 갖게 되고 그로인하여 웨이퍼에 전체적으로 단차가 존재하게 되며 이는 웨이퍼의 중앙부와 가장자리부에서의 수율 차이를 유발한다.However, the CMP process has a difference in polishing rate at the center and the edge of the wafer, and thus, a step difference exists in the wafer as a whole, which causes a difference in yield at the center and the edge of the wafer.
또한, 상기 CMP 공정은 기계적인 폴리싱을 수반하므로 웨이퍼의 표면과 폴리싱 패드사이의 마찰에 기인하여 웨이퍼 표면이 길게 패이는 스크래치 ( scratch ) 가 발생함으로써 소자의 페일을 유발하는 원인이 된다. (도 1)In addition, since the CMP process involves mechanical polishing, scratches occur in the wafer surface due to friction between the surface of the wafer and the polishing pad, causing a device to fail. (Figure 1)
상기한 바와같이 종래기술에 따른 반도체소자의 소자분리막 형성방법은, 웨이퍼의 중앙부와 가장자리부의 CMP 공정 차이와 상기 CMP 공정으로 인한 스크래치로 인하여 반도체소자의 수율 및 생산성이 저하되는 문제점이 있다.As described above, the device isolation film forming method of the semiconductor device according to the related art has a problem in that the yield and productivity of the semiconductor device are deteriorated due to the difference in the CMP process between the center and the edge of the wafer and the scratches caused by the CMP process.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 트렌치형 소자분리막을 매립하는 산화막을 평탄화식각공정시 에치백공정을 이용하여 상기 산화막의 단차를 완화하고 후속공정을 실시하여 평탄화된 소자분리막을 형성함으로써 반도체소자의 수율 및 생산성을 향상시킬 수 있는 반도체소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.In order to solve the above problems of the prior art, the planarization of the planarized device isolation layer is performed by using an etch back process to etch back the oxide film embedding the trench type isolation layer and performing a subsequent process. The purpose of the present invention is to provide a method for forming a device isolation film of a semiconductor device which can improve the yield and productivity of the semiconductor device.
도 1 은 종래기술에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도.1 is a cross-sectional view showing a device isolation film forming method of a semiconductor device according to the prior art.
도 2a 내지 도 2d 는 본 발명에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도.2A to 2D are cross-sectional views illustrating a method of forming an isolation layer in a semiconductor device according to the present invention.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
11 : 반도체기판 13 : 패드산화막11 semiconductor substrate 13 pad oxide film
15 : 패드질화막 17 : 트렌치15 pad nitride film 17 trench
19 : 트렌치 매립 산화막 21 : 감광막패턴19: trench embedded oxide film 21: photoresist pattern
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 소자분리막 형성방법은,In order to achieve the above object, a device isolation film forming method of a semiconductor device according to the present invention,
패드산화막 및 패드질화막이 형성된 반도체기판에 트렌치를 형성하는 공정과,Forming a trench in the semiconductor substrate on which the pad oxide film and the pad nitride film are formed;
상기 트렌치를 매립하는 트렌치 매립용 절연막을 전체표면상부에 형성하는 공정과,Forming a trench filling insulating film filling the trench on the entire surface;
상기 트렌치 매립용 절연막 상부의 셀부를 도포하는 감광막패턴을 형성하고이를 마스크로 하여 주변회로부의 트렌치 매립용 절연막을 에치백하여 상기 트렌치 매립용 절연막의 셀부와 주변회로부 단차를 완화시키는 공정과,Forming a photoresist pattern that coats the cell portion over the trench filling insulating film, and etching back the trench filling insulating film using the mask as a mask to alleviate the step between the cell portion and the peripheral circuit portion of the trench filling insulating film;
상기 감광막패턴을 제거하고 상기 반도체기판 상측의 트렌치 매립용 절연막을 식각하는 공정을 포함하는 것을 특징으로한다.And removing the photoresist pattern and etching the insulating film for trench filling in the upper portion of the semiconductor substrate.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2d 는 본 발명의 실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도로서, 상기 도 2d 는 셀부(100)와 주변회로부(200)의 경계부 ⓑ를 확대하여 첨부한다.2A to 2D are cross-sectional views illustrating a method of forming an isolation layer of a semiconductor device in accordance with an embodiment of the present invention.
먼저, 반도체기판(11) 상부에 패드산화막(13)과 패드질화막(15)을 각각 형성한다.First, a pad oxide film 13 and a pad nitride film 15 are formed on the semiconductor substrate 11, respectively.
이때, 상기 패드질화막(15)은 후속공정으로 형성될 트렌치 매립 산화막의 버즈빅을 감소시키기 위하여 형성한 것이다.At this time, the pad nitride film 15 is formed to reduce the buzz of the trench buried oxide film to be formed in a subsequent process.
그러나, 상기 패드질화막(15)과 상기 반도체기판(11)의 응력 차이로 인하여 페일이 유발되는 현상을 방지하기 위하여 상기 패드질화막(15)과 반도체기판(11) 사이에 패드산화막(13)을 형성함으로써 버퍼 ( buffer ) 역할을 하게 하였다.However, a pad oxide layer 13 is formed between the pad nitride layer 15 and the semiconductor substrate 11 in order to prevent a failure caused by the stress difference between the pad nitride layer 15 and the semiconductor substrate 11. It acts as a buffer.
그 다음, 소자분리마스크(도시안됨)를 이용한 사진식각공정으로 상기 패드질화막(15)과 패드산화막(13) 그리고, 일정두께의 반도체기판(11)을 식각하여 트렌치(17)를 형성한다.Next, a trench 17 is formed by etching the pad nitride layer 15, the pad oxide layer 13, and the semiconductor substrate 11 having a predetermined thickness by a photolithography process using a device isolation mask (not shown).
그리고, 상기 트렌치(17)를 매립하는 트렌치 매립용 산화막(19)을 전체표면상부에 "A" 만큼 두껍게 형성한다.Then, the trench filling oxide film 19 filling the trench 17 is formed thicker by "A" on the entire surface.
이때, 상기 트렌치 매립용 산화막(19)은 소자분리막이 다수 형성되는 패턴이 밀집된 셀부(100)와 패턴 밀집이 없는 주변회로부(200)에서 "B" 만큼의 단차를 가지게 된다.In this case, the trench buried oxide film 19 may have a step size of "B" in the cell portion 100 in which the plurality of device isolation layers are formed and the peripheral circuit portion 200 having no pattern density.
여기서, "C" 는 트렌치(17) 상부에서 반도체기판(11) 표면 상부로 형성된 트렌치 매립용 산화막(19)의 높이를 도시한다.Here, "C" shows the height of the trench buried oxide film 19 formed above the trench 17 and above the surface of the semiconductor substrate 11.
그 다음, 상기 반도체기판(11)의 셀부(100)을 도포하는 감광막패턴(21)을 형성한다.Next, a photosensitive film pattern 21 for forming the cell portion 100 of the semiconductor substrate 11 is formed.
이때, 상기 감광막패턴(21)은 전체표면상부에 감광막을 도포하고 이를 셀 마스크(도시안됨)를 이용한 노광 및 현상공정으로 패터닝하여 형성한 것이다. (도 2a)In this case, the photoresist pattern 21 is formed by coating a photoresist on the entire surface and patterning the photoresist by using a cell mask (not shown). (FIG. 2A)
그 다음, 상기 감광막패턴(21)을 마스크로하여 상기 트렌치 매립용 산화막(19)을 에치백 ( etch back ) 한다.Next, the trench buried oxide film 19 is etched back using the photoresist pattern 21 as a mask.
이때, 상기 에치백 공정은 CF4, SF6및 NF3등과 같은 불소 계열의 가스를 이용하여 셀부(100)와 주변회로부(200)의 단차 "B" 만큼의 트렌치 매립용 산화막(19)을 식각한 것이다. (도 2b)In this case, the etch back process may etch the trench buried oxide film 19 by the step “B” between the cell unit 100 and the peripheral circuit unit 200 using fluorine-based gas such as CF 4 , SF 6, and NF 3 . It is. (FIG. 2B)
그 다음, 상기 감광막패턴(21)을 제거한다.Next, the photoresist pattern 21 is removed.
그리고, 평탄화된 상기 트렌치 매립용 산화막(19)을 습식 또는 건식방법으로 식각하되, 상기 반도체기판(11) 표면으로부터 "D" 만큼, 즉 100 ∼ 500 Å 정도의 두께만큼 남도록 실시한다.Then, the planarized trench filling oxide film 19 is etched by a wet or dry method, and the thickness of the trench filling oxide film 19 is "D" from the surface of the semiconductor substrate 11, that is, about 100 to 500 kPa.
이때, 상기 습식방법은 BOE ( buffered oxide etchant ) 와 HF 용액을 희석하여 실시한 것이다.At this time, the wet method is carried out by diluting the BOE (buffered oxide etchant) and HF solution.
그리고, 상기 건식방법은 CF4, SF6및 NF3등과 같은 불소 계열의 가스를 이용하여 실시하는 것이다. (도 2c, 도 2d)In addition, the dry method is performed using a fluorine-based gas such as CF 4 , SF 6, and NF 3 . (FIG. 2C, FIG. 2D)
후속공정으로 상기 패드질화막을 인산용액으로 제거하고 세정공정을 실시하여 평탄화된 소자분리막을 형성한다.In a subsequent step, the pad nitride film is removed with a phosphate solution and a cleaning process is performed to form a planarized device isolation film.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 소자분리막 형성방법은, 셀 마스크를 이용한 에치백공정을 이용하여 셀부와 주변회로부의 단차를 완화시키고 습식 또는 건식방법으로 트렌치 매립용 산화막을 식각함으로써 CMP 공정없이 평탄화된 소자분리막을 형성하여 반도체소자의 수율 및 생산성을 향상시키는 효과를 제공한다.As described above, in the method of forming an isolation layer of a semiconductor device according to the present invention, the step of reducing the step between the cell portion and the peripheral circuit portion by using an etch back process using a cell mask and etching the trench filling oxide film by wet or dry method Forming a planarized device isolation film without a process provides an effect of improving the yield and productivity of the semiconductor device.
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| KR100909624B1 (en) * | 2006-12-28 | 2009-07-27 | 주식회사 하이닉스반도체 | Method of planarizing interlayer insulating film of semiconductor device |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100565759B1 (en) * | 2004-07-12 | 2006-03-29 | 동부아남반도체 주식회사 | Method for fabricating semiconductor device |
| KR100909624B1 (en) * | 2006-12-28 | 2009-07-27 | 주식회사 하이닉스반도체 | Method of planarizing interlayer insulating film of semiconductor device |
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| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
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Payment date: 20100825 Year of fee payment: 5 |
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| LAPS | Lapse due to unpaid annual fee |