KR20010059000A - Method of arranging memory cell array in semiconductor memory device - Google Patents

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Abstract

PURPOSE: A method for arranging a memory cell array of a semiconductor memory device is provided to effectively make location to a package by differently arranging the size of a cell array, in case of having structure of 2NxN like 128M and 512M. CONSTITUTION: The method is a method for arranging a cell array of a semiconductor memory device having a memory cell of 2xNxN like 128M or 512M and effectively arranges the memory cell in a package. The package has a large number of first cell arrays(210-213) and second cell arrays(220-227). In the first cell arrays, the ratio of a long side and a short side of a cell array is substantially 1:1. In the second cell arrays, the ratio of the long side and the short side of the cell array is substantially 1.5:1. In the package, the ratio of the long side and the short side is substantially 2:1. A row decoder and a column decoder are provided into each inside of the first cell arrays or the second cell arrays.

Description

반도체메모리소자의 메모리 셀 어레이 배치방법{Method of arranging memory cell array in semiconductor memory device}Method of arranging memory cell array in semiconductor memory device

본 발명은 반도체메모리소자에 관한 것으로, 특히 128M 및 512M 메모리와 같이 2N ×N 구조를 갖는 반도체메모리소자의 메모리 셀 어레이 배치 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a method of arranging a memory cell array in a semiconductor memory device having a 2N × N structure, such as 128M and 512M memories.

일반적으로, 4M, 16M, 및 64M등과 같은 메모리의 메모리 셀의 수는 각각 64K ×64K, 128K ×128K, 및 256K ×256K로서 N ×N개로 구성되고, 128M 및 512M와 같은 메모리의 경우에는 2 ×256K ×256K 및 2 ×512K ×512K와 같이 2N ×N의 구조를 갖는다.In general, the number of memory cells in memory such as 4M, 16M, and 64M is 64K × 64K, 128K × 128K, and 256K × 256K, respectively, consisting of N × N, and 2 × for memory such as 128M and 512M. It has a structure of 2N × N, such as 256K × 256K and 2 × 512K × 512K.

폴디드 비트라인(folded bitline) 구조를 갖는 DRAM에서 하나의 메모리 셀의 크기는 대략 2:1 구조를 갖는다. 한편 통상적인 칩 사이즈는 장변:단변 비율이 2:1 비율로서, 400밀(mil) 패키지(package)의 경우 400 ×875밀 구조를 갖는다.In a DRAM having a folded bitline structure, the size of one memory cell is approximately 2: 1. On the other hand, a typical chip size has a long side to short side ratio of 2: 1, and has a 400 × 875 mil structure for a 400 mil package.

메모리 사이즈가 64M 및 256M등과 같이 N ×N 구조를 갖는 경우는 메모리 셀의 사이즈가 2:1의 모양을 가지므로 메모리를 1:1 또는 4:1로 배치하는 경우는 장변:단변의 비율이 1:2의 모양을 갖게 되므로 칩사이즈가 감소하여도 동일한 마진을 갖게된다.If the memory size has an N × N structure such as 64M or 256M, the size of the memory cell is 2: 1, so when the memory is placed 1: 1 or 4: 1, the ratio of long side to short side is 1 Since it has a shape of 2, it has the same margin even if the chip size decreases.

그러나, 128M 및 512M와 같이 2N ×N 구조를 갖는 경우에는 장변:단변의 비율이 1:1 또는 4:1로서 패키지 내부에 위치하기가 어렵다.However, in the case of 2N × N structures such as 128M and 512M, the ratio of the long side to the short side is 1: 1 or 4: 1, so it is difficult to be located inside the package.

도1의 종래 기술에 따른 512M DRAM의 메모리 셀 어레이 배치 방법을 보여주는 도면을 참조하여 자세히 살펴보면, 512M SDRAM은 16개의 32M 셀에레이 블럭을 구비하여 이루어지는데, 각각의 셀어레이 블럭이 로우어드레스가 8K, 컬럼어드레스가 4K이므로 1:1 또는 4:1의 형태로 각각의 셀어레이 블럭의 크기가 결정되므로서 전체 메모리 셀어레이는 도1과 같이 1:4의 형태와 같이 길게되거나 1:1의 형태로정방형이 되어서 2:1의 크기를 갖는 패키지의 내부에 위치시키는 경우 패키지 제작시 안정적인 마진을 확보하기 어렵다.Referring to the drawing showing a method of arranging a memory cell array of 512M DRAM according to the prior art of FIG. 1, 512M SDRAM includes 16 32M cell array blocks, each cell array block having a low address of 8K. Since the column address is 4K, the size of each cell array block is determined in the form of 1: 1 or 4: 1, so that the entire memory cell array is as long as 1: 4 as shown in FIG. When it is placed inside a package having a size of 2: 1 due to a square, it is difficult to secure a stable margin when manufacturing the package.

본 발명은 전술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 128M 및 512M 메모리와 같이 2N ×N 구조를 갖는 경우 셀 어레이의 사이즈를 다르게 배치함으로서 효과적으로 패키지에 위치하는 메모리 셀 어레이의 배치 방법을 제공하는데 그 목적이 있다.The present invention is to solve the problems of the prior art as described above, in the case of having a 2N × N structure, such as 128M and 512M memory, by arranging the size of the cell array differently, a method of effectively placing a memory cell array in a package The purpose is to provide.

도1은 종래 기술에 따른 512M DRAM의 메모리 셀 어레이 배치 방법을 보여주는 도면.1 is a view showing a memory cell array arrangement method of a 512M DRAM according to the prior art.

도2는 본 발명의 일실시예에 따른 512M DRAM의 메모리 셀 어레이 배치 방법을 보여주는 도면.FIG. 2 illustrates a method of arranging a memory cell array of 512M DRAMs according to an embodiment of the present invention. FIG.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

210, 211, 212, 213 : 제1셀어레이210, 211, 212, 213: first cell array

220, 221, …, 227 : 제2셀어레이220, 221,... , 227: second cell array

230 : 주변회로영역230: peripheral circuit area

상기 목적을 달성하기 위한 본 발명은 128M 또는 512M와 같이 2 ×N ×N의 메모리 셀을 갖는 반도체메모리소자의 셀 어레이 배치방법에 있어서, 셀 어레이의 장변:단변이 실질적으로 1:1인 다수의 제1셀어레이; 및 셀 어레이의 장변:단변이 실질적으로 1.5:1인 다수의 제2셀어레이를 구비하여, 장변:단변이 실질적으로 2:1의 비율을 갖는 패키지 내에 상기 메모리 셀을 효율적으로 배치하는 반도체메모리소자의 셀 어레이 배치방법을 제시한다.The present invention for achieving the above object is a cell array arrangement method of a semiconductor memory device having a memory cell of 2 × N × N, such as 128M or 512M, the long side of the cell array: First cell array; And a plurality of second cell arrays having a long side: short side of a cell array of substantially 1.5: 1, so as to efficiently arrange the memory cells in a package having a long side: short side of substantially 2: 1 ratio. The cell array arrangement method of the present invention is presented.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도2는 본 발명의 일실시예에 따른 512M DRAM의 메모리 셀 어레이 배치 방법을 보여주는 도면이다.2 is a diagram illustrating a memory cell array arrangement method of 512M DRAM according to an embodiment of the present invention.

도2를 참조하면, 512M DRAM은 장변:단변이 약 1:1인 제1셀어레이(210, 211, 222, 223)와, 장변:단변이 약1.5:1인 제2셀어레이(220, 221, …, 227)와, 주변회로영역(230)과, 패드(240)로 이루어진다.Referring to FIG. 2, the 512M DRAM has a first cell array 210, 211, 222, and 223 having a long side of about 1: 1 and a second cell array 220, 221 having a long side of about 1.5: 1. ,... 227, peripheral circuit region 230, and pad 240.

상기와 같은 구성을 갖는 본 발명의 일실시예에 따른 동작에 대하여 살펴본다.It looks at the operation according to an embodiment of the present invention having the configuration as described above.

대부분의 패키지(package)는 장변:단변의 길이의 비가 약 2:1의 비율을 갖는다. 한펴, 단위 메모리 셀의 크기의 비가 대부분 2:1인 DRAM의 경우에 메모리 셀 어레이는 장변:단변이 대부분 1:1 또는 4:1의 비율을 갖는다. 따라서, 64M 또는 256M DRAM과 같이 N ×N의 구조를 갖는 경우에는 상기와 같은 1:1 또는 4:1의 비율을 갖는 메모리 셀 어레이로 패키지에 배치한다.Most packages have a ratio of about 2: 1 in the length of the long side to the short side. At the same time, in the case of a DRAM whose ratio of unit memory cells is mostly 2: 1, the memory cell array has a ratio of long side to short side of 1: 1 or 4: 1. Therefore, in the case of having an N × N structure such as 64M or 256M DRAM, the memory cells are arranged in the package as a memory cell array having a ratio of 1: 1 or 4: 1 as described above.

한편, 128M 또는 상기 512M DRAM과 같이 2 ×N ×N의 구조를 갖는 경우에는 상기와 같은 1:1 또는 4:1로 배치하였을 경우 장변이 2:1의 비율을 넘거나 장변:단변의 비가 거의 같아지므로, 도2와 같이 512M DRAM의 경우에는 1:1의 비율을 갖는 8K의 워드라인과 4K의 비트라인으로 이루어지는 32M 용량을 갖는 4개의 상기 제1셀어레이(210, 211, 212, 213)와, 1.5:1의 비율을 갖는 12K의 워드라인과 4K의 비트라인으로 이루어지는 48M 용량을 갖는 8개의 상기 제2셀어레이(220, 221, …, 227)로 구분된다.On the other hand, in the case of a 2 × N × N structure such as 128M or 512M DRAM, when it is disposed at 1: 1 or 4: 1 as described above, the long side exceeds the ratio of 2: 1 or the long side to short side ratio is almost As shown in FIG. 2, in the case of 512M DRAM, the four first cell arrays 210, 211, 212, and 213 having 32M capacities of 8K word lines and 4K bit lines having a ratio of 1: 1 are shown. And the eight second cell arrays 220, 221, ..., 227 having a 48M capacity consisting of a 12K word line having a ratio of 1.5: 1 and a 48K bit line.

상기 제2셀어레이(220, 221, …, 227)는 상기 제1셀에레이와 같은 용량을 갖는 메모리 셀 어레이와 상기 제1셀어레이를 반으로 분할한 셀 어레이를 합쳐서 이루어진것이다.The second cell arrays 220, 221,..., 227 are formed by combining a memory cell array having the same capacity as the first cell array and a cell array obtained by dividing the first cell array in half.

즉, 512M DRAM은 4개의 32M 용량을 갖는 제1셀어레이(210, 211, 212, 213)와, 8개의 64M용량을 갖는 제2셀어레이(220, 221, …, 227)로 이루어지며, 상기 제1셀어레이와 상기 제2셀어레이의 길이 차로 발생하는 중앙의 공백에 주변회로를 위치함으로서 연결 회로들을 효율적으로 배치할 수 있다.That is, the 512M DRAM includes four first cell arrays 210, 211, 212, and 213 having four 32M capacities, and second cell arrays 220, 221,..., 227 having eight 64M capacities. The connection circuits can be efficiently arranged by placing a peripheral circuit in a central gap generated by the difference in length between the first cell array and the second cell array.

또한, 노말 셀(normal cell) 이외에 리던던트 셀(redundant cell)을 상기 제1셀어레이(210, 211, 212, 213)에 배치하여 상기 제2셀어레이(220, 221, …, 227)가 길어지는 문제를 해소한다.Further, in addition to the normal cell, redundant cells are disposed in the first cell arrays 210, 211, 212, and 213 so that the second cell arrays 220, 221,..., 227 become longer. Solve the problem

상기 제1셀어레이(210, 211, 212, 213)와 상기 제2셀어레이(220, 221, …, 227)는 각각 내부에 로우디코더영역과 컬럼디코더영역을 구비할 수 있고, 두개의 블럭이 하나의 로우디커더와 컬럼디코더을 공유할 수 있다.The first cell arrays 210, 211, 212, and 213 and the second cell arrays 220, 221, ..., and 227 may each have a low decoder region and a column decoder region, and two blocks may be provided. You can share a single row decoder and column decoder.

상기와 같은 메모리의 배치 방법은 512M 이외의 128M와 같은 2 ×N ×N개의 셀을 갖는 메모리에 적용되어 사용될 수 있다.The above memory disposition method may be applied to a memory having 2 x N x N cells, such as 128 M other than 512 M.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상기와 같이 이루어지는 본 발명은, 패키지 내부에 메모리 셀 어레이를 효과적으로 배치할 뿐만 아니라 주변회로를 중앙에 집중적으로 배치함으로서 동작속도를 향상시키고 리던던시 회로에서 지연 시간을 최소화한다.The present invention as described above, not only effectively arranges the memory cell array inside the package, but also centrally arranges peripheral circuits to improve operation speed and minimize delay time in the redundancy circuit.

Claims (4)

128M 또는 512M와 같이 2 ×N ×N의 메모리 셀을 갖는 반도체메모리소자의 셀 어레이 배치방법에 있어서,In the cell array arrangement method of a semiconductor memory device having a memory cell of 2 × N × N, such as 128M or 512M, 셀 어레이의 장변:단변이 실질적으로 1:1인 다수의 제1셀어레이; 및Long side of the cell array: a plurality of first cell arrays of which the short side is substantially 1: 1; And 셀 어레이의 장변:단변이 실질적으로 1.5:1인 다수의 제2셀어레이를 구비하여,Long side of the cell array: with a plurality of second cell arrays of which the short side is substantially 1.5: 1, 장변:단변이 실질적으로 2:1의 비율을 갖는 패키지 내에 상기 메모리 셀을 효율적으로 배치하는 반도체메모리소자의 셀 어레이 배치방법.A long side: A method of arranging a cell array in a semiconductor memory device for efficiently arranging the memory cells in a package having a short side ratio of 2: 1. 제1항에 있어서,The method of claim 1, 상기 제1셀어레이 또는 상기 제2셀어레이는 각각의 내부에 로우디코더와 컬럼디코더를 구비하는 것을 특징으로 하는 반도체메모리소자의 셀 어레이 배치방법.Wherein the first cell array or the second cell array includes a row decoder and a column decoder in each of the first cell array and the second cell array. 제1항에 있어서,The method of claim 1, 상기 제1셀어레이 또는 상기 제2셀어레이는 다른 상기 제1셀어레이 또는 다른 상기 제2셀어레이와 각각 상기 로우디코더 및 상기 컬럼디코더를 공유하는 것을 특징으로 하는 반도체메모리소자의 셀 어레이 배치방법.And the first cell array or the second cell array share the row decoder and the column decoder with another first cell array or another second cell array, respectively. 제1항에 있어서,The method of claim 1, 상기 제1셀어레이는 상기 제2셀어레이의 장변의 길이를 감소하기 위하여 리던던트 셀을 구비하는 것을 특징으로 하는 반도체메모리소자의 셀 어레이 배치방법.And the first cell array comprises redundant cells to reduce the length of the long side of the second cell array.
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