KR20010058610A - Method of forming of PMOS type transistor in semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히 고집적 p채널 MOSFET(Metal Oxide Silicon Field Effect Transistor)에서 요구되는 접합 깊이와 면저항 및 접촉 저항을 확보하기 위해서 소오스/드레인의 불순물 활성화를 개선하여 얕은 접합(shallow junction)을 형성할 수 있는 반도체장치의 PMOS 트랜지스터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In particular, the present invention relates to a method of manufacturing a semiconductor device. A method for manufacturing a PMOS transistor of a semiconductor device capable of forming a shallow junction.
반도체장치의 집적도가 높아짐에 따라 소자의 크기뿐만 아니라 수직구조의 감소(vertical scale down)가 요구되고 있다. 이러한 수직구조의 감소 중에서 가장 중요한 것으로 접합(junction) 깊이의 감소를 들 수 있다.As the degree of integration of semiconductor devices increases, not only the size of devices but also vertical scale down are required. The most important of these vertical structures is the reduction in junction depth.
한편, 반도체 소자의 집적도가 높아지면서 디바이스의 속도 향상과 소형화를 위해서 게이트전극의 최소 선폭이 0.25∼0.1㎛까지 계속 줄어들고 있다. 이렇게 게이트전극 선폭이 작아질수록 쇼트 채널효과(short channel effect)에 따라 문턱전압(threshold voltage)이 급격히 감소하며 동시에 핫 캐리어 효과(hot carrier effect)도 심하게 발생한다.On the other hand, as the degree of integration of semiconductor devices increases, the minimum line width of the gate electrode continues to decrease from 0.25 to 0.1 mu m for the purpose of speed improvement and miniaturization of the device. As the gate electrode line width decreases, the threshold voltage decreases rapidly according to the short channel effect, and at the same time, the hot carrier effect occurs severely.
이러한 쇼트 채널 및 핫 캐리어 효과는 불순물이 주입된 접합의 깊이와 관련이 있기 때문에 접합 깊이가 얕은 MOS 트랜지스터의 개발이 요구되고 있다. 이를 위해 게이트전극의 에지 근방 하부의 기판내에 불순물이 저농도로 주입된 LDD(Lightly Doped Drain) 구조의 MOS 트랜지스터가 등작하게 되었다. 이와 같이얕은 접합(shallow junction)은 이온주입과 어닐링(annealing)방법에 의해 주로 형성된다.Since the short channel and hot carrier effects are related to the depth of the impurity-implanted junction, the development of a MOS transistor having a shallow junction depth is required. For this purpose, a MOS transistor having a lightly doped drain (LDD) structure in which impurities are injected at a low concentration into a substrate near the edge of the gate electrode is equalized. Such shallow junctions are mainly formed by ion implantation and annealing.
한편, NMOS 트랜지스터의 경우에는 n형 불순물로서 As를 사용할 경우 투사영역(projected range) Rp가 매우 작기 때문에 매우 얕은 접합을 형성하는 것이 용이하다. 반면에, PMOS 트랜지스터의 경우에는 p형 불순물로서 BF2를 주로 사용하게 되는데, 이때 BF2는 순수한 보론(B)에 비해 상대적으로 원자 크기가 크므로 채널링을 줄일 수 있고, 플루오린(F)의 존재로 인해 보론의 확산도를 어느정도 방지해주는 효과가 있었다.On the other hand, in the case of an NMOS transistor, when As is used as an n-type impurity, a very shallow junction is easily formed because the projected range Rp is very small. On the other hand, there is mainly used a BF 2 as the case of PMOS transistor, p-type impurity, wherein BF 2 has a relatively may atomic size to reduce the channeling is larger, fluorine (F) compared to the pure boron (B) Its presence has had some effect on preventing the spread of boron.
하지만, BF2의 보론 원자가 매우 가볍기 때문에 확산계수가 커서 동일한 어닐링 공정에도 불구하고 NMOS 트랜지스터보다 더 깊은 소오스/드레인 접합이 형성되고, 후속 어닐링 공정에 의해서 플루오린이 완전히 제거되지 않고 남아 있어 여전히 결함으로 존재하게 된다. 또, 잔여된 플루오린이 게이트산화막쪽으로 침투되어 게이트산화막의 질 저하를 유발하게 된다. 또한, 어닐링 공정시 챔버내 분위기를 순수 N2만을 사용하기 때문에 저항 측면에서 다소 높다는 문제점이 있었다.However, because the boron atoms of BF 2 are very light, their diffusion coefficients are large and, despite the same annealing process, deeper source / drain junctions are formed than in NMOS transistors, and subsequent annealing processes do not completely remove fluorine, which is still a defect. Done. In addition, the remaining fluorine penetrates toward the gate oxide film, causing deterioration of the gate oxide film. In addition, there was a problem in that the resistance in the chamber during the annealing process using a pure N 2 only in terms of resistance.
본 발명의 목적은 순수 B만을 사용하고 고조사량과 낮은 이온 주입 에너지로 PMOS 트랜지스터의 소오스/드레인 이온 주입을 실시한 후에 어닐링 공정시 N2분위기에 소량의 산소를 불어 넣어 어닐링 공정을 실시함으로써 고집적 반도체소자에서얕은 접합 깊이와 낮은 면저항을 달성할 수 있는 반도체장치의 PMOS 트랜지스터 제조 방법을 제공하는데 있다.An object of the present invention is to provide a highly integrated semiconductor device by using pure pure B and performing source / drain ion implantation of a PMOS transistor at a high irradiation dose and low ion implantation energy, followed by annealing by blowing a small amount of oxygen into an N 2 atmosphere during an annealing process To provide a method of manufacturing a PMOS transistor of a semiconductor device that can achieve a shallow junction depth and low sheet resistance.
도 1 내지 도 4는 본 발명에 따른 반도체장치의 PMOS 트랜지스터 제조방법을 설명하기 위한 공정 순서도.1 to 4 are process flowcharts for explaining a PMOS transistor manufacturing method of a semiconductor device according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10: 실리콘기판10: silicon substrate
12: 필드산화막12: field oxide film
14: 게이트 절연막14: gate insulating film
16: 게이트전극16: gate electrode
18: 하드마스크18: Hard Mask
20: LDD 영역20: LDD area
22: 스페이서22: spacer
24: 소오스/드레인 접합24: source / drain junction
24': 확산된 얕은 소오스/드레인 접합24 ': diffused shallow source / drain junction
상기 목적을 달성하기 위하여 본 발명은 반도체기판의 활성 영역에 게이트절연막, 게이트전극 및 소오스/드레인 영역을 갖는 PMOS 트랜지스터의 제조 방법에 있어서, 소자의 활성 영역 및 분리 영역을 필드산화막이 형성된 기판 상부에 게이트절연막을 형성하고, 도전 물질을 증착한 후에 이를 패터닝하여 게이트전극을 형성하는 단계와, 게이트전극을 마스크로 삼아 B를 고농도로 이온주입하되, 그이온 주입 에너지가 1∼2KeV, 조사량이 1E15∼5E15ions/㎠이 되도록 하여 소오스/드레인 접합을 형성하는 단계와, 어닐링 공정을 실시하되, 급속 열처리장비를 이용하고 승온 속도 및 최고 온도에서의 유지시간을 제어하고 동시에 챔버의 N2분위기에서 O2가스를 흘려주어 소오스/드레인 접합의 불순물을 활성화시키는 단계를 포함하여 이루어진다.In order to achieve the above object, the present invention provides a method of manufacturing a PMOS transistor having a gate insulating film, a gate electrode, and a source / drain region in an active region of a semiconductor substrate, wherein the active region and isolation region of the device are formed on the substrate on which the field oxide film is formed. Forming a gate insulating film, depositing a conductive material, and then patterning the gate electrode to form a gate electrode, and implanting B at a high concentration using the gate electrode as a mask, the ion implantation energy of 1 to 2 KeV and the irradiation amount of 1E15 to Forming a source / drain junction at 5E15ions / cm 2, and performing an annealing process, using rapid heat treatment equipment, controlling the temperature increase rate and the holding time at the highest temperature, and simultaneously maintaining the O 2 gas in the N 2 atmosphere of the chamber. Activating an impurity of the source / drain junction by flowing a.
본 발명의 제조방법에 있어서, 상기 게이트전극을 형성한 후에, LDD 이온주입을 실시하고 그 게이트전극 측벽에 절연 물질로된 스페이서를 추가 형성하도록 한다.In the manufacturing method of the present invention, after forming the gate electrode, LDD ion implantation is performed to form a spacer made of an insulating material on the sidewall of the gate electrode.
또 본 발명의 제조방법에 있어서, 상기 소오스/드레인 접합의 깊이는 60∼70nm이 되도록 한다.In the manufacturing method of the present invention, the source / drain junction depth is 60 to 70 nm.
또한, 본 발명의 제조방법에 있어서, 상기 어닐링 공정의 승온 속도 제어는500∼650℃의 온도대역에서 20∼30℃/sec의 비율로 승온시키고 1050∼1150℃의 온도까지 100∼150℃/sec의 비율로 승온시킨다. 이때, 어닐링 공정시, 1050∼1150℃의 온도에서 1초 이내로 유지한 후에 온도를 하강한다. 또, N2와 O2가스의 비율을 0.5∼1.0%로 한다.In addition, in the production method of the present invention, the temperature increase rate control of the annealing process is heated to a rate of 20 to 30 ℃ / sec in the temperature range of 500 to 650 ℃ and 100 to 150 ℃ / sec to a temperature of 1050 to 1150 ℃ The temperature is raised at At this time, in the annealing process, the temperature is lowered after maintaining the temperature at a temperature of 1050 to 1150 占 폚 within 1 second. Incidentally, the ratio of N 2 and O 2 gases into 0.5~1.0%.
본 발명에 따르면, PMOS 트랜지스터의 소오스/드레인 접합 형성은 낮은 에너지와 고조사량의 이온주입조건과 후속 어닐링 공정시 빠른 승온비율과 최고온도에서의 유지시간 및 O2가스량을 조절함으로써 안정적으로 얕은 접합 및 낮은 저항을 갖는 접합 영역을 형성할 수 있다.According to the present invention, source / drain junction formation of a PMOS transistor can be performed by stably shallow junctions by controlling low energy and high dose ion implantation conditions, fast heating rate in a subsequent annealing process, holding time at maximum temperature, and O 2 gas amount. It is possible to form a junction region with low resistance.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1 내지 도 4는 본 발명에 따른 반도체장치의 PMOS 트랜지스터 제조방법을 설명하기 위한 공정 순서도이다.1 to 4 are process flowcharts for explaining a PMOS transistor manufacturing method of a semiconductor device according to the present invention.
도 1에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판(10)에 STI(Shallow Trench Isolation) 공정을 실시하여 소자의 활성 영역을 정의하는 필드산화막(12)을 형성한다. 그리고, 기판(10)의 활성 영역 표면에 게이트 절연막 및 게이트용 도전층(14) 및 절연물질(예컨대 실리콘질화막)의 하드마스크(18)를 순차 적층한 후에 게이트마스크를 이용한 사진 및 식각 공정을 진행하여 적층된 하드마스크(18), 게이트용 도전층(14)을 패터닝해서 게이트전극을 형성한다. 그리고, 게이트절연막을 패터닝한다. 이어서, 게이트전극을 마스크로 삼아 B를 저농도로 이온 주입한 LDD 이온 주입 공정을 실시하여 게이트전극 에지 부근의 기판 내에 LDD 영역(20)을 형성한다. 그 다음, 기판 전면에 절연물질로서 실리콘질화막을 증착한 후에 이를 건식식각 공정으로 식각해서 게이트전극(14) 양측벽에 스페이서(22)를 형성한다.As shown in FIG. 1, a shallow trench isolation (STI) process is performed on a silicon substrate 10 as a semiconductor substrate to form a field oxide film 12 defining an active region of a device. After the gate insulating film, the gate conductive layer 14 and the hard mask 18 of the insulating material (for example, silicon nitride film) are sequentially stacked on the surface of the active region of the substrate 10, the photomask and the etching process using the gate mask are performed. The stacked hard mask 18 and the gate conductive layer 14 are patterned to form a gate electrode. Then, the gate insulating film is patterned. Subsequently, an LDD ion implantation process in which B is ion implanted at low concentration using the gate electrode as a mask is performed to form the LDD region 20 in the substrate near the edge of the gate electrode. Next, after the silicon nitride film is deposited as an insulating material on the entire surface of the substrate, it is etched by a dry etching process to form spacers 22 on both side walls of the gate electrode 14.
그 다음, 도 2 및 도 3에 도시된 바와 같이, 본 발명에 따른 PMOS 트랜지스터용 소오스/드레인 이온 주입 공정을 실시하는데, 게이트전극 및 스페이서를 마스크로 삼아 B를 이용하여 이온주입해서 소오스/드레인 접합(24)을 형성한다. 이때 본 발명의 공정조건은 이온 주입 에너지가 1∼2KeV, 조사량이 1E15∼5E15ions/㎠이 되도록 한다.Next, as shown in FIGS. 2 and 3, a source / drain ion implantation process for a PMOS transistor according to the present invention is performed, and a source / drain junction is formed by ion implantation using B using a gate electrode and a spacer as a mask. To form (24). In this case, the process conditions of the present invention are such that the ion implantation energy is 1 to 2 KeV and the irradiation amount is 1E15 to 5E15ions / cm 2.
본 발명에 따른 PMOS 트랜지스터의 p+ 접합 제조는 일반적으로 사용해오던 BF2대신에 순수 B을 사용한다. 그 이유는 고집적 소자로 축소됨에 따라 BF2의 플루오린(F)의 존재로 인해 트랜지스터의 전기적 특성이 좋지 않게 되기 때문에 이를 방지하고자 순수 B을 이온주입한다. 그리고, 소오스/드레인 접합깊이가 60∼70nm가 되게끔 B을 이온 주입하는데, 종래 이온 주입시 사용하던 산화막을 사용하지 않고 실리콘 표면 위에 직접 조사하도록 한다. 이렇게 희생산화막을 사용하지 않고 낮은 에너지로 이온 주입하는 것은 1∼2KeV의 에너지대에서 채널링(channeling)이 발생하지 않기 때문이다.The p + junction fabrication of PMOS transistors according to the present invention uses pure B instead of BF 2 which has been generally used. The reason is that since the electrical characteristics of the transistor are poor due to the presence of fluorine (F) of BF 2 as it is reduced to a highly integrated device, pure B is implanted to prevent this. Then, B is ion-implanted so that the source / drain junction depth is 60 to 70 nm, so that the silicon is directly irradiated without using an oxide film used in the conventional ion implantation. The ion implantation with low energy without using the sacrificial oxide film is because channeling does not occur in an energy band of 1 to 2 KeV.
그러므로, 본 발명은 소오스/드레인 이온 주입시 희생 산화막을 증착하지 않고 실리콘 기판에 직접 B를 이온 주입하기 때문에 이온 주입과정에서 산화막과의충돌로 인해 산소가 기판으로 침투되는 것을 막아 접합 영역의 결함을 방지한다.Therefore, since the present invention implants B directly into the silicon substrate without depositing the sacrificial oxide film during the source / drain ion implantation, it prevents oxygen from penetrating into the substrate due to the collision with the oxide film during the ion implantation process. prevent.
그 다음, 도 4에 도시된 바와 같이, 어닐링 공정을 실시하여 소오스/드레인 접합의 불순물을 활성화(24')하여 게이트전극 에지 아래의 기판까지 접합 영역을 넓힌다. 이때, 공정 조건은 급속 열처리(rapid thermal process) 장비를 이용해서 승온(ramp up) 속도와 최고 온도에서의 유지시간을 제어한다. 바람직하게는 어닐링 공정시 500∼650℃의 온도대역에서 20∼30℃/sec의 비율로 승온시키고 1050∼1150℃의 온도까지는 100∼150℃/sec의 비율로 승온시킨다. 즉, 500∼650℃의 온도대역에서는 이온주입으로 인한 비정질/결정질의 결함층으로부터 실리콘을 고체 애피택셜 성장시킨다. 그리고, 두 번째 1050∼1150℃의 온도대역까지는 B이 실리콘에서의 확산도가 높기 때문에 가능한 빨리 온도를 승온시켜 써멀버젯을 줄인다.Then, as shown in FIG. 4, an annealing process is performed to activate the impurities of the source / drain junction 24 'to widen the junction region up to the substrate below the gate electrode edge. At this time, the process conditions are controlled using a rapid thermal process equipment to control the ramp up rate and the retention time at the highest temperature. Preferably, in the annealing process, the temperature is increased at a rate of 20 to 30 ° C / sec in a temperature range of 500 to 650 ° C, and the temperature is increased to a rate of 100 to 150 ° C / sec to a temperature of 1050 to 1150 ° C. That is, in the temperature range of 500 to 650 캜, silicon epitaxially grows silicon from an amorphous / crystalline defect layer due to ion implantation. In addition, since B has a high diffusivity in silicon to the second temperature range of 1050 to 1150 ° C, the temperature is raised as soon as possible to reduce the thermal budget.
또, 본 발명은 어닐링 공정시 최고 온도 대역인 1050∼1150℃에서는 1초 이내로 유지한 후에 온도를 하강하도록 한다. 즉, 만약 유지시간이 조금만 길어져도 B의 확산이 급격하게 증가하기 때문에 가능한 유지시간없이 바로 온도를 하강시키는 것이다.In addition, in the present invention, the temperature is lowered after maintaining within 1 second at 1050 to 1150 ° C, which is the highest temperature band during the annealing process. In other words, even if the holding time is slightly longer, the diffusion of B increases rapidly, so that the temperature is immediately lowered without possible holding time.
또한, 본 발명은 어닐링 공정시 챔버의 N2분위기에 O2가스를 흘려주는데, N2와 O2가스의 비율을 0.5∼1.0%로 한다. 일반적으로 순수 N2분위기에서의 어닐링 공정은 얕은 접합의 형성이 가능하지만, 주입된 불순물이 기판 표면밖으로 배출확산되는 양이 많기 때문에 접합 영역의 저항특성이 떨어지는 단점이 있다. 그러므로, 본 발명은 이를 방지하고자 반응 챔버내에 적정량의 O2가스를 불어주어 기판 표면에 얇은 산화막을 형성하므로 접합 영역의 불순물이 기판 표면으로 배출되는 양이 감소하게 되어 도펀트 손실을 줄일 수 있다.In the present invention, the O 2 gas is flowed into the N 2 atmosphere of the chamber during the annealing process, and the ratio of N 2 and O 2 gas is 0.5 to 1.0%. In general, the annealing process in a pure N 2 atmosphere is capable of forming a shallow junction, but has a disadvantage in that the resistance characteristic of the junction region is lowered because a large amount of injected impurities are diffused out of the substrate surface. Therefore, the present invention forms a thin oxide film on the surface of the substrate by blowing an appropriate amount of O 2 gas into the reaction chamber in order to prevent this, so that the amount of impurities in the junction region is discharged to the substrate surface can be reduced to reduce the dopant loss.
여기서, 어닐링 공정시 순수 N2분위기의 챔버에 주입되는 O2가스량은 중요한데, 만약 O2농도가 너무 낮게 되면 실리콘 표면에서의 초기 성장 단계에서 침입형 불순물의 주입으로 인해, 불순물의 확산이 증가하게 된다. 반대로, O2농도가 너무 높게 되면 산화막의 두께가 증가하게 되고 침입형 불순물의 주입이 줄어들게 되지만, 접합 영역의 불순물이 산화막에 많이 존재하기 때문에 전체적으로 면저항이 낮아진다. 따라서, 상술한 문제가 발생하지 않도록 O2농도를 적정량(N2의 O2가스의 비율을 0.5∼1.0%)으로 주입하는 것이 바람직하다.Here, the amount of O 2 gas injected into the pure N 2 atmosphere chamber during the annealing process is important. If the O 2 concentration is too low, the diffusion of impurities may increase due to the injection of invasive impurities in the initial growth stage on the silicon surface. do. On the contrary, when the O 2 concentration is too high, the thickness of the oxide film is increased and the implantation of invasive impurities is reduced. However, the surface resistance is lowered overall because a large amount of impurities in the junction region exist in the oxide film. Therefore, it is preferable to inject the O 2 concentration in an appropriate amount (a ratio of the O 2 gas of N 2 to 0.5 to 1.0%) so that the above-described problem does not occur.
상기한 바와 같이, 본 발명은 PMOS 트랜지스터의 소오스/드레인 이온 주입시 산화막을 사용하지 않고 낮은 에너지와 고조사량으로 이온 주입 공정을 실시한 후에, 빠른 승온비율(ramp up ratio)과 최고온도에서의 유지시간 및 N2분위기에서 O2가스량을 조절한 어닐링 공정을 실시함으로써 고집적 반도체소자에서 안정적으로 얕고 낮은 면저항을 갖는 접합 영역을 형성할 수 있다.As described above, the present invention provides a fast ramp up ratio and a holding time at the highest temperature after the ion implantation process is performed at a low energy and a high irradiation dose without using an oxide film during the source / drain ion implantation of a PMOS transistor. And an annealing process in which the amount of O 2 gas is controlled in an N 2 atmosphere, whereby a junction region having a shallow and low sheet resistance can be stably formed in a highly integrated semiconductor device.
즉, 본 발명은 실리콘 기판 상부에 산화막을 증착하지 않고 이온주입을 실시하기 때문에 채널링을 방지할 수 있을 뿐만 아니라 공정 단계를 줄일 수 있다.That is, in the present invention, since ion implantation is performed without depositing an oxide film on the silicon substrate, not only the channeling can be prevented but also the process steps can be reduced.
그리고, 본 발명은 어닐링 공정시 빠른 승온속도에 의해 B으로 인한 써멀버젯을 줄이므로써 측면으로의 확산을 줄여 쇼트 채널 및 펀치쓰루의 특성을 개선시킬 수 있다.In addition, the present invention can improve the characteristics of the short channel and punch-through by reducing the diffusion to the side by reducing the thermal budget due to B due to the high temperature rise rate during the annealing process.
또, 본 발명은 어닐링 공정시 최고 온도에서 유지시간을 최대한 짧게 유지하여 B의 확산을 억제하고 전기적 활성화를 증대시킬 수 있어 접합에서의 접촉 저항 및 누설전류 특성을 개선할 수 있다.In addition, the present invention can keep the holding time at the highest temperature as possible in the annealing process as short as possible to suppress the diffusion of B and increase the electrical activation can improve the contact resistance and leakage current characteristics at the junction.
또한, 본 발명은 어닐링 공정시 N2분위기의 챔버에 O2가스를 불어주어 주입된 B가 기판 표면으로 배출확산되는 양을 줄여 접합 영역의 저항특성을 향상시킬 수 있다.In addition, the present invention can improve the resistance characteristics of the bonding region by reducing the amount of the B injected by blowing O 2 gas into the chamber of the N 2 atmosphere during the annealing process to the discharge diffusion.
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| KR1019990065961A KR100549575B1 (en) | 1999-12-30 | 1999-12-30 | Method of forming of PMOS type transistor in semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100549575B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040001875A (en) * | 2002-06-29 | 2004-01-07 | 주식회사 하이닉스반도체 | Method for fabricating semiconductor device improved channel property |
| KR100654554B1 (en) * | 2005-12-29 | 2006-12-05 | 동부일렉트로닉스 주식회사 | Method for manufacturing semiconductor device |
-
1999
- 1999-12-30 KR KR1019990065961A patent/KR100549575B1/en not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040001875A (en) * | 2002-06-29 | 2004-01-07 | 주식회사 하이닉스반도체 | Method for fabricating semiconductor device improved channel property |
| KR100654554B1 (en) * | 2005-12-29 | 2006-12-05 | 동부일렉트로닉스 주식회사 | Method for manufacturing semiconductor device |
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| Publication number | Publication date |
|---|---|
| KR100549575B1 (en) | 2006-02-08 |
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