KR20010058199A - Method of fabricating semiconductor device for improving alignment between gate electrode and field oxide - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조 방법에 있어서, 보다 구체적으로는 게이트 전극과 소자 분리막의 오정렬을 방지하고, 정렬도를 향상시킬 수 있는 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of preventing misalignment between a gate electrode and a device isolation film and improving the degree of alignment.
단순한 트랜지스터로부터 초고집적 회로(Very Large Scale Integration: VLSI)의 반도체 소자가 발달해감에 따라 제작 비용이나 성능 등 많은 부분에서 큰 발전을 이루어왔다. 이러한 발전이 가능했던 이유 중의 하나가 회로 소자의 크기를 감소시킬 수 있었던 이유에 있다.As semiconductor devices from simple transistors to very large scale integration (VLSI) have evolved, significant advances have been made in many areas, including manufacturing costs and performance. One of the reasons this development has been possible is to reduce the size of circuit elements.
이러한 회로 소자의 가장 기본적인 것이 MOS 트랜지스터(Metal Oxide Semiconductor Transistor) 또는 IGFET(Insulated-Gate Field Effect Transistor) 등의 고집적 소자이다. 특히, 상기와 같은 MOS 트랜지스터의 크기를 감소시킬수록 더욱 정밀하고, 집적도가 높은 회로를 제조하는 것이 가능해진다.The most basic of such a circuit device is a highly integrated device such as a metal oxide semiconductor transistor (MOS transistor) or an insulated-gate field effect transistor (IGFET). In particular, as the size of the MOS transistor is reduced, more precise and highly integrated circuits can be manufactured.
상기의 MOS 트랜지스터와 같은 반도체 소자의 제조 방법은, 먼저 소자간의 절연을 위하여 소자 분리막을 형성하고, 소자 분리막에 의하여 분리된 각 액티브 영역의 기판 상에 트랜지스터 등의 반도체 소자를 형성하고 있다.In the method of manufacturing a semiconductor device such as the MOS transistor, a device isolation film is first formed for isolation between devices, and a semiconductor device such as a transistor is formed on a substrate in each active region separated by the device isolation film.
소자 분리 공정은 국부 산화 공정인 LOCOS(LOCal Oxidation Silicon) 공정이 널리 이용되고 있으며, 상기 LOCOS 공정은 보통 질화막을 반도체 기판의 마스크로사용하여, 반도체 기판을 선택적으로 산화시킴으로써 소자 분리막을 형성하는 방법이다.In the device isolation process, a LOCOS (LOCal Oxidation Silicon) process, which is a local oxidation process, is widely used. The LOCOS process is a method of forming a device isolation layer by selectively oxidizing a semiconductor substrate using a nitride film as a mask of a semiconductor substrate. .
한편, 트랜지스터의 형성 과정에서 저농도 불순물 주입 영역 및 고농도 불순물 주입 영역으로 이루어지는 LDD(Lightly Doped Drain) 구조의 소오스/드레인 접합을 얻기 위하여, 트랜지스터의 게이트 측벽에 절연막 스페이서를 형성하고 있다.Meanwhile, in order to obtain a source / drain junction having a lightly doped drain (LDD) structure including a low concentration impurity implantation region and a high concentration impurity implantation region, an insulating film spacer is formed on the gate sidewall of the transistor.
상기와 같이, 소자 분리막을 형성한 다음에, LDD 구조의 트랜지스터를 형성하는 과정을 설명하면 다음과 같다.As described above, the process of forming the transistor having the LDD structure after forming the device isolation film is described below.
먼저, 반도체 기판 상에 소자 분리막을 형성하기 위한 마스크 패턴을 형성하고, 열산화에 의한 소자 분리막을 형성한다. 그런 다음, 게이트 산화막 및 게이트 전극 패턴을 형성하고 나서, 저농도 불순물 이온을 주입하여 저농도 소오스/드레인 영역을 형성한다. 그 후에, 게이트 전극 측벽에 절연막 스페이서를 형성하고, 고농도 불순물 이온을 주입하여 소오스/드레인 영역을 완성한다.First, a mask pattern for forming an isolation layer on a semiconductor substrate is formed, and an isolation layer by thermal oxidation is formed. Then, after forming the gate oxide film and the gate electrode pattern, low concentration impurity ions are implanted to form a low concentration source / drain region. Thereafter, insulating film spacers are formed on the sidewalls of the gate electrodes, and high concentration impurity ions are implanted to complete the source / drain regions.
그러나, 점차 반도체 소자가 고집적화 되어감에 따라, 공정이 매우 복잡해지고, 많은 공정 과정에서 파티클(Particle)이 다량 발생하는 경우가 발생한다. 따라서, 소자의 신뢰성이 및 수율이 떨어지는 문제점이 있다.However, as semiconductor devices are increasingly integrated, the process becomes very complicated and a large amount of particles are generated in many process processes. Therefore, there is a problem in that the reliability and yield of the device are inferior.
상기와 같은 문제점을 해결하기 위하여, 종래에는 트랜지스터를 먼저 형성한 후에, 소자간의 절연을 위한 소자 분리막을 형성하는 방법이 제안되었다. 상기의 반도체 소자 제조 방법은 국내 특허 출원 번호 95-31710에 개시되었는데, 도 1a 내지 도 1d에 제조 공정별 단면도를 도시하였다.In order to solve the above problems, conventionally, a method of forming a device isolation film for insulating between devices after forming a transistor first has been proposed. The semiconductor device manufacturing method is disclosed in Korean Patent Application No. 95-31710, which is shown in cross-sectional views for each manufacturing process in FIGS. 1A to 1D.
도 1a 내지 도 1d를 참조하여, 종래의 반도체 소자의 제조 방법을 살펴보면 다음과 같다.1A to 1D, a method of manufacturing a conventional semiconductor device is as follows.
먼저, 도 1a와 같이, 반도체 기판(1) 상에 게이트 산화막(2) 및 게이트 전극용 폴리 실리콘막(3)을 소정 형태로 패터닝하고, 저농도 불순물을 이온 주입하여 저농도 불순물 영역, 예를 들어 N- 이온 주입 영역(4)을 형성한다.First, as shown in FIG. 1A, the gate oxide film 2 and the polysilicon film 3 for gate electrode 3 are patterned on a semiconductor substrate 1 in a predetermined form, and a low concentration impurity region, for example, N is implanted by ion implantation of low concentration impurity. An ion implantation region 4 is formed.
그 후에, 도 1b와 같이, 상기 결과물 상에 스트레스 방지용 산화막(5), 및 반도체 기판의 산화 방지용 질화막(6)을 차례로 형성한다.Thereafter, as shown in FIG. 1B, an oxide film 5 for preventing stress and an oxide nitride film 6 for preventing a semiconductor substrate are sequentially formed.
이어서, 도 1c와 같이, 공지의 리소그라피 공정으로 질화막 패턴(6a)을 형성하고, 열산화 공정으로 소자분리막(7)을 형성한다.1C, the nitride film pattern 6a is formed by a known lithography process, and the device isolation film 7 is formed by a thermal oxidation process.
그런 다음, 도 1d와 같이, 상기 질화막 패턴(6a)을 비등방성 전면 식각하여 폴리 실리콘막(3)의 측벽에 질화막 스페이서(6b)를 형성하고, 고농도 불순물을 이온 주입하여 고농도 불순물 이온 주입 영역인 N+ 영역(8)을 형성한다.Then, as shown in FIG. 1D, the nitride film pattern 6a is anisotropically etched to form a nitride film spacer 6b on the sidewall of the polysilicon film 3 and ion implanted with high concentration impurities to form a high concentration impurity ion implantation region. N + region 8 is formed.
상기와 같이, 반도체 기판 상에 트랜지스터를 형성하고 나서, 소자 분리막을 형성하는 경우에는 제조 공정 수를 줄이고, 파티클 발생을 억제함으로써, 수율 및 생산성을 향상시키는 것이 가능하다.As described above, in the case of forming a device isolation film after forming a transistor on a semiconductor substrate, the yield and productivity can be improved by reducing the number of manufacturing steps and suppressing particle generation.
그러나, 게이트 전극을 패터닝한 후에, 기판의 산화 방지용 질화막 패턴을 형성하고, 소자 분리막을 형성하는 경우에, 채널이 형성되는 게이트 전극의 선폭 방향에서는 정렬이 제대로 이루어지지만, 게이트 전극의 길이 방향에서 오정렬이 발생하여 게이트 전극의 일부가 소자 분리막 상부에 형성되거나, 게이트 전극과 소자 분리막 사이에 반도체 기판이 오픈되는 영역이 나타날 수 있다.However, after the gate electrode is patterned, when the nitride film pattern for preventing oxidation of the substrate is formed and the device isolation film is formed, the alignment is properly performed in the line width direction of the gate electrode where the channel is formed, but misaligned in the longitudinal direction of the gate electrode. As a result, a portion of the gate electrode may be formed on the device isolation layer, or a region in which the semiconductor substrate is opened may appear between the gate electrode and the device isolation layer.
도 2에서는 상기와 같이, 게이트 전극의 길이 방향으로 오정렬이 발생한 경우의 단면도를 도시한 것이다. 도 2에서는 상기 도 1에서 사용한 부호를 동일하게 사용하였다.FIG. 2 is a cross-sectional view when misalignment occurs in the longitudinal direction of the gate electrode as described above. In FIG. 2, the same reference numerals as used in FIG. 1 are used.
도 2를 참조하면, 반도체 기판(1) 상에 형성된 게이트 전극(3)의 일부가 소자 분리막(7) 상부로 유입되거나, 또는 소자 분리막과의 사이에 반도체 기판(1)의 일부가 노출되도록 패터닝 됨으로써, 반도체 소자의 오동작을 유발하게 된다.Referring to FIG. 2, a portion of the gate electrode 3 formed on the semiconductor substrate 1 flows into the upper portion of the device isolation layer 7, or is patterned so that a portion of the semiconductor substrate 1 is exposed between the device isolation layer and the device isolation layer. This causes malfunction of the semiconductor device.
이러한 현상은, 소오스/드레인 영역이 형성되지 않는 게이트 전극의 길이 방향에서 주로 나타나는 현상으로, 반도체 소자의 집적도가 증가할수록 그에 따라 소자 분리막의 두께도 감소하게 되어 상기와 같은 오정렬이 발생하는 경우가 많아진다.This phenomenon occurs mainly in the longitudinal direction of the gate electrode in which the source / drain regions are not formed. As the degree of integration of semiconductor devices increases, the thickness of the device isolation layer decreases accordingly, and thus, such misalignment often occurs. Lose.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 게이트 전극의 길이 방향에서 소자 분리막과의 정렬도를 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide a method of manufacturing a semiconductor device capable of improving the degree of alignment with the device isolation film in the longitudinal direction of the gate electrode.
도 1a 내지 도 1d는 게이트 전극 형성 후에 소자 분리막을 형성하는 종래의 반도체 제조 방법을 나타내는 각 공정별 단면도,1A to 1D are cross-sectional views of respective processes illustrating a conventional semiconductor manufacturing method of forming an isolation layer after gate electrode formation;
도 2는 상기의 종래 제조 방법에 의하여 반도체 소자를 제조한 경우에 게이트 전극과 소자 분리막의 오정렬이 발생한 경우를 나타내는 도면,2 is a view showing a case in which misalignment of a gate electrode and an isolation layer occurs when a semiconductor device is manufactured by the above-described conventional manufacturing method;
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 있어서, 게이트 전극의 선폭 방향에 따라 절단한 경우의 각 공정별 단면도,3A to 3D are cross-sectional views of respective processes when the semiconductor device is cut in the width direction of the gate electrode in the method of manufacturing the semiconductor device according to the embodiment of the present invention;
도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 있어서, 게이트 전극의 길이 방향에 대하여 절단한 경우의 각 공정별 단면도.4A to 4D are cross-sectional views for each step in the case of cutting the gate electrode in the longitudinal direction in the method of manufacturing a semiconductor device according to the embodiment of the present invention.
(도면의 주요 부분에 대한 부호의 명칭)(Name of the code for the main part of the drawing)
11: 반도체 기판 12: 게이트 산화막11: semiconductor substrate 12: gate oxide film
13: 게이트용 도전막 14: 저농도 불순물 영역13: gate conductive film 14: low concentration impurity region
15: 산화 방지용 질화막 16: 감광막 패턴15: Oxidation nitride film 16: Photosensitive film pattern
17: 소자 분리막 18: 고농도 불순물 영역17: device isolation layer 18: high concentration impurity region
G1: 실제 형성하고자 하는 게이트 전극의 크기G1: the size of the gate electrode to be formed
G2, G3: 실제 크기보다 확대되어 형성되는 게이트 전극 부분G2, G3: gate electrode portion formed to be larger than the actual size
상기한 목적을 달성하기 위하여, 본 발명의 반도체 소자 제조 방법은 소자 분리가 이루어지지 않은 반도체 기판 상에 게이트 산화막 및 게이트용 도전막을 형성하는 단계와, 상기 게이트용 도전막과 게이트 산화막을 선폭 방향은 형성하고자 하는 크기로 패터닝하고, 길이 방향에 대하여는 실제 형성하고자 하는 길이 방향보다 크게 패터닝하여 게이트 전극과 게이트 산화막을 형성하는 단계와, 노출된 반도체 기판 상에 저농도 불순물을 이온 주입하여 저농도 불순물 영역을 형성하는 단계와, 상기 게이트 전극이 덮이도록 반도체 기판 상에 산화 방지용 질화막을 형성하는 단계와, 상기 질화막과 게이트 전극, 및 게이트 산화막의 길이 방향의 소정 부분을 패터닝하는 단계와, 노출된 반도체 기판을 열산화시켜서 소자 분리막을 형성하는 단계와, 상기 산화 방지용 질화막을 비등방성 전면 식각하여 상기 게이트 전극의 측벽에 스페이서를 형성하는 단계와, 고농도 불순물을 이온 주입하여 고농도의 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, the semiconductor device manufacturing method of the present invention comprises the steps of forming a gate oxide film and a gate conductive film on a semiconductor substrate that is not separated from the device, the line width direction of the gate conductive film and the gate oxide film is Patterning to a size to be formed, and forming a gate electrode and a gate oxide film in a length direction larger than a length direction to be formed, and ion implanting low concentration impurities onto an exposed semiconductor substrate to form a low concentration impurity region. Forming an anti-oxidation nitride film on the semiconductor substrate so that the gate electrode is covered; patterning a predetermined portion in the longitudinal direction of the nitride film, the gate electrode, and the gate oxide film; and opening the exposed semiconductor substrate. Oxidizing to form an isolation layer; A screen for preventing the nitride film is characterized in that it comprises a step of forming a front anisotropic etching to form a spacer on sidewalls of said gate electrode and a heavily doped source / drain regions by ion implantation of a high concentration of impurities.
상기 게이트용 도전막은 길이 방향으로는 형성하고자 하는 게이트 전극의 실제 크기 보다 정렬 오차의 최대값 이상으로 확대하여 패터닝하는 것을 특징으로 한다.The gate conductive film may be patterned in the longitudinal direction by enlarging the gate conductive film to a maximum value of an alignment error more than the actual size of the gate electrode to be formed.
상기 산화 방지용 질화막 및 게이트 전극을 식각하는 단계는 길이 방향에 대하여 형성하고자 하는 게이트 전극의 실제 크기를 남기고 제거하는 것을 특징으로 한다.The etching of the oxidation-resistant nitride film and the gate electrode may include removing the gate electrode to be formed in the longitudinal direction, leaving the actual size of the gate electrode.
상기 소자 분리막은 게이트 전극의 길이 방향에 대하여 게이트 전극과 접촉되도록 노출된 기판 상에 형성하는 것을 특징으로 한다.The device isolation layer may be formed on a substrate exposed to be in contact with the gate electrode in the longitudinal direction of the gate electrode.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명은 게이트 전극의 길이 방향에 대하여 게이트 전극과 소자 분리막 사이의 오정렬을 방지하기 위하여, 게이트 전극과 접촉되도록 소자 분리막을 형성한다.In order to prevent misalignment between the gate electrode and the device isolation film in the longitudinal direction of the gate electrode, the device isolation film is formed to be in contact with the gate electrode.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 있어서, 게이트 전극의 선폭 방향에 대한 각 공정별 단면도를 도시한 것이고, 도 4a 내지 도 4d는 게이트 전극의 길이 방향에 대한 각 공정별 단면도를 도시한 것이다.3A to 3D are cross-sectional views of respective processes in a line width direction of a gate electrode in the method of manufacturing a semiconductor device according to an embodiment of the present invention, and FIGS. 4A to 4D are views of the length direction of the gate electrode. The cross section for each process is shown.
상기 도 3a 내지 도 3d와 도 4a 내지 도 4d는 동일한 부호를 사용하였다.3A to 3D and 4A to 4D have the same reference numerals.
먼저, 도 3a 및 도 4a에 도시된 바와 같이, 반도체 기판(11) 상에 게이트 산화막(12)과 게이트용 도전막(13)을 형성하고, 선폭 방향과 길이 방향에 대하여 각각 소정 형태로 패터닝한다.First, as shown in FIGS. 3A and 4A, the gate oxide film 12 and the gate conductive film 13 are formed on the semiconductor substrate 11, and patterned in a predetermined shape with respect to the line width direction and the length direction, respectively. .
이 때, 선폭 방향은 종래의 경우와 동일하게 형성하고자 하는 게이트 전극(13)의 크기만큼 패터닝 하지만, 길이 방향에 대해서는 형성하고자 하는 게이트 전극(13)의 크기(G1)보다 더 크게 패터닝을 실시한다. 이것은 상부에 형성될 산화 방지막과 게이트 전극을 식각하는 과정에서, 형성하고자 하는 크기의 게이트 전극(13)을 정확히 패터닝하고, 소자 분리막과 접촉될 게이트 전극의 측면이 노출되도록 하기 위함이다.In this case, the line width direction is patterned by the size of the gate electrode 13 to be formed in the same manner as in the conventional case, but in the longitudinal direction, patterning is made larger than the size G1 of the gate electrode 13 to be formed. . This is to accurately pattern the gate electrode 13 having the size to be formed and to expose the side surface of the gate electrode to be in contact with the device isolation layer in the process of etching the anti-oxidation film and the gate electrode to be formed thereon.
상기 게이트 전극(13)에서 길이 방향으로 확장되는 부분(G2, G3)은 상부 산화 방지용 질화막과의 정렬 오차 중에서 최대 크기 이상으로 형성하는 것이 바람직하다.The portions G2 and G3 extending in the longitudinal direction of the gate electrode 13 may be formed to have a maximum size or more among alignment errors with the upper antioxidant nitride film.
그런 다음, 도 3b 및 도 4b에 도시된 바와 같이, 노출된 반도체 기판(11)에 저농도 불순물을 이온 주입하여 저농도 불순물 영역, 예컨데 N- 영역(14)을 형성하고, 게이트 전극(13)이 덮이도록 반도체 기판(11) 상에 산화 방지용 질화막(15)을 형성한다.Then, as shown in FIGS. 3B and 4B, low concentration impurities are implanted into the exposed semiconductor substrate 11 to form a low concentration impurity region, for example, an N-region 14, and the gate electrode 13 is covered. An oxidation-resistant nitride film 15 is formed on the semiconductor substrate 11 so as to be so.
이 때, 길이 방향에 있어서, 상기 산화 방지용 질화막(15)과 게이트전극(13), 및 게이트 산화막(12)에 대하여, 형성하고자 하는 크기에 해당하는 감광막 패턴(16)을 상기 질화막(15) 상에 형성한다.At this time, in the longitudinal direction, the photoresist pattern 16 corresponding to the size to be formed is formed on the nitride film 15 with respect to the oxidation-resistant nitride film 15, the gate electrode 13, and the gate oxide film 12. To form.
그리고 나서, 도 3c 및 도 4c에 도시된 바와 같이, 감광막 패턴(16)을 이용하여 산화 방지용 질화막(15)과, 길이 방향의 게이트 전극(12) 및 게이트 산화막(11)을 소정 부분 식각하여 게이트 전극을 완성한다. 상기 식각 공정을 수행함으로써, 길이 방향에 대한 게이트 전극(12a)에 대하여 형성하고자 하는 크기로 패터닝을 완성하여, 게이트 전극(12a)의 측면을 노출시킨다.3C and 4C, the oxidation-resistant nitride film 15, the gate electrode 12 in the longitudinal direction, and the gate oxide film 11 in the longitudinal direction are partially etched using the photosensitive film pattern 16 to form a gate. Complete the electrode. By performing the etching process, the patterning is completed to a size to be formed with respect to the gate electrode 12a in the longitudinal direction, and the side surface of the gate electrode 12a is exposed.
이어서, 도 3d 및 도 4d에 도시된 바와 같이, 노출된 반도체 기판(11) 상에 소자 분리막(17)을 형성하고, 산화 방지용 질화막(15a)을 비등방성 전면 식각하여 게이트 전극(13a)의 측면에 스페이서(15b)를 형성한다. 그 후에, 반도체 기판(11) 상에 고농도 불순물을 이온 주입하여 고농도 소오스/드레인 영역(18)을 형성한다.3D and 4D, the device isolation layer 17 is formed on the exposed semiconductor substrate 11, and the oxide nitride film 15a is anisotropically etched to etch the side surface of the gate electrode 13a. The spacer 15b is formed in this. Thereafter, a high concentration source / drain region 18 is formed by ion implanting high concentration impurities onto the semiconductor substrate 11.
이 때, 길이 방향에 대하여 소자 분리막(17)을 형성하는 경우에는 상기 게이트 전극(13a)의 측면에 접촉되도록 자기 정렬(Self Align) 방식으로 소자 분리막(17)을 정렬시켜서, 게이트 전극(13a)과 소자 분리막(17) 사이의 정렬도를 최대한 향상시킬 수 있다.At this time, in the case where the device isolation film 17 is formed in the longitudinal direction, the device isolation film 17 is aligned in a self-aligning manner such that the device isolation film 17 is in contact with the side surface of the gate electrode 13a. And the degree of alignment between the device isolation layer 17 can be improved as much as possible.
따라서, 집적도가 증가되어 소자 분리막의 두께가 감소하는 경우에도 게이트 정렬 사이의 오정렬을 방지하고, 정렬도를 증가시키는 것이 가능하다.Therefore, even when the degree of integration is increased and the thickness of the device isolation film is reduced, it is possible to prevent misalignment between gate alignments and to increase the degree of alignment.
이상에서 자세히 설명한 바와 같이, 본 발명의 반도체 소자의 제조 방법에 따르면, 게이트 전극과 소자 분리막 사이의 오정렬을 방지하고, 집적도를 향상시킬수 있는 이점이 있다.As described in detail above, according to the method of manufacturing the semiconductor device of the present invention, there is an advantage of preventing misalignment between the gate electrode and the device isolation layer and improving the degree of integration.
따라서, 제조 공정을 줄이고 파티클을 감소시킴으로써 제조 수율 및 생산성을 향상시킬 수 있다.Thus, manufacturing yields and productivity can be improved by reducing manufacturing processes and reducing particles.
이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.Hereinafter, this invention can be implemented in various changes in the range which does not deviate from the summary.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990061710A KR20010058199A (en) | 1999-12-24 | 1999-12-24 | Method of fabricating semiconductor device for improving alignment between gate electrode and field oxide |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990061710A KR20010058199A (en) | 1999-12-24 | 1999-12-24 | Method of fabricating semiconductor device for improving alignment between gate electrode and field oxide |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010058199A true KR20010058199A (en) | 2001-07-05 |
Family
ID=19629294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990061710A KR20010058199A (en) | 1999-12-24 | 1999-12-24 | Method of fabricating semiconductor device for improving alignment between gate electrode and field oxide |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010058199A (en) |
-
1999
- 1999-12-24 KR KR1019990061710A patent/KR20010058199A/en not_active Application Discontinuation
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Legal Events
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|---|---|---|---|
| WITN | Withdrawal due to no request for examination |