KR20010056122A - Method of fabricating semiconductor device for improving characteristic of punch through - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 구체적으로는 소자 분리막을 이중으로 형성함으로써 고농도 P+ 영역과 P 웰(Well) 사이 및 고농도 N+ 영역과 N 웰 사이의 거리를 증가시켜서 반도체 소자의 펀치 쓰루(Punch Through) 특성을 개선시키기 위한 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of fabricating a semiconductor device, and more particularly, to forming a device isolation layer, thereby increasing the distance between a high concentration P + region and a P well and between a high concentration N + region and an N well to punch a semiconductor device. The present invention relates to a method for improving the punch through characteristics.
반도체 소자의 집적도가 증가함에 따라, 기판 상에 형성되는 소자들 사이의 거리가 점차로 좁아지고 있으며, 그에 따라 여러 가지 문제점이 대두되고 있다.As the degree of integration of semiconductor devices increases, the distance between the devices formed on the substrate is gradually narrowed, and various problems are raised.
그 중에서, 채널의 길이가 좁게 형성된 트랜지스터에서 20 볼트 이하의 낮은 전압에서도 펀치 쓰루 현상이 나타나서, 드레인 전류가 급속하게 증가하게 되고 그에 따라, 반도체 소자에 페일을 발생시키는 경우가 나타난다.Among them, the punch-through phenomenon occurs even at a low voltage of 20 volts or less in a transistor having a narrow channel length, and the drain current rapidly increases, thereby causing a fail in the semiconductor device.
상기와 같은 현상은, 하나의 셀 안에 N 웰과 P 웰이 공존하는 트윈 웰(Twin Well) 구조에서 자주 발생하는데, 특히 SRAM(Static Random Access Memory)의 CMOS 트랜지스터(Complementary Metal Oxide Semiconductor Transistor) 구조는 4 개의 NMOS 트랜지스터(N-channel MOS Transistor)와, 2 개의 PMOS 트랜지스터(P-channel MOS Transistor)로 이루어지기 때문에, 인접한 N 웰과 P 웰에 의한 펀치 쓰루 특성이 반도체 소자의 제조 공정에 큰 영향을 미치고 있다.Such a phenomenon occurs frequently in a twin well structure in which N wells and P wells coexist in one cell. In particular, a CMOS metal structure of a static random access memory (SRAM) Since it consists of four N-channel MOS transistors and two P-channel MOS transistors, the punch-through characteristics of adjacent N wells and P wells have a great influence on the manufacturing process of semiconductor devices. Is going crazy.
도 1은 하나의 셀 안에 P 웰과 N 웰이 동시에 형성된 반도체 소자의 제조 방법을 나타내기 위한 단면도를 도시한 것이다. 도 1을 참조하면, 종래의 반도체 소자는 P 형 또는 N 형 기판(1) 상에 패드 산화막(도시되지 않음)과 패드 질화막(도시되지 않음)을 증착하고 일정 형태로 패터닝한다. 그 후에, 상기 패드 산화막과 패드 질화막이 덮이도록 질화막을 증착하고, 소정 부분을 식각하여 패드 산화막 및 패드 질화막의 측면에 스페이서(도시되지 않음)를 형성한다. 그런 다음, 반도체 기판(1)의 노출된 부분에 소자 분리막(2)을 형성하여 액티브 영역을 한정한다. 그리고 나서, 소자 분리막(2)의 좌우 측면에 각각 불순물 이온을 주입하여 P 웰 영역(3)과 N 웰 영역(4) 및 고농도 P+ 영역(6), 고농도 N+ 영역(5)을 차례로 형성한다.1 is a cross-sectional view illustrating a method of manufacturing a semiconductor device in which a P well and an N well are simultaneously formed in one cell. Referring to FIG. 1, a conventional semiconductor device deposits and patternes a pad oxide film (not shown) and a pad nitride film (not shown) on a P-type or N-type substrate 1. Thereafter, a nitride film is deposited to cover the pad oxide film and the pad nitride film, and a predetermined portion is etched to form spacers (not shown) on the side surfaces of the pad oxide film and the pad nitride film. Then, an element isolation film 2 is formed in the exposed portion of the semiconductor substrate 1 to define the active region. Then, impurity ions are implanted into the left and right sides of the device isolation film 2 to form the P well region 3, the N well region 4, the high concentration P + region 6, and the high concentration N + region 5, in turn.
상기와 같은 구조를 갖는 반도체 소자에 있어서, 펀치 쓰루 특성은 N 웰(4) 상부에서 소오스/드레인 영역으로 나타나는 고농도 P+ 영역(6)과 N 웰(4)에 인접한 P 웰(3) 사이의 유효 거리(A), 그리고, P 웰(3) 상부의 고농도 N+ 영역(5)과 N 웰(4) 사이의 유효 거리(B)에 따라 결정된다.In the semiconductor device having the structure as described above, the punch-through characteristic is effective between the high concentration P + region 6 appearing as the source / drain region on the N well 4 and the P well 3 adjacent to the N well 4. The distance A and the effective distance B between the high concentration N + region 5 and the N well 4 above the P well 3.
도 2는 고농도 P+ 영역과 P 웰 사이의 거리에 따른 펀치 쓰루 전압의 변화를 나타내는 그래프이고, 도 3은 고농도 N+ 영역과 N 웰 사이의 거리에 따른 펀치 쓰루 전압의 변화를 나타내는 그래프이다.FIG. 2 is a graph showing the change in punch-through voltage according to the distance between the high concentration P + region and the P well, and FIG. 3 is a graph showing the change in the punch-through voltage according to the distance between the high concentration N + region and the N well.
상기 도 2 및 도 3을 참조하면, 고농도 P+ 영역과 P 웰 사이의 거리 및 고농도 N+ 영역과 N 웰 사이의 거리가 좁은 경우에 펀치 쓰루 전압이 낮고, 상기 거리가 증가할수록 그에 따라, 펀치 쓰루 전압이 증가하여 반도체 소자의 펀치 쓰루 특성이 향상되는 것을 볼 수 있다.2 and 3, the punch through voltage is low when the distance between the high concentration P + region and the P well and the distance between the high concentration N + region and the N well is small, and as the distance increases, the punch through voltage is increased accordingly. This increase can be seen to improve the punch-through characteristics of the semiconductor device.
결국, 고농도 P+ 영역과 P 웰 사이의 유효 거리 및 고농도 N+ 영역과 N 웰사이의 유효 거리를 증가시킬수록 반도체 소자의 특성을 개선시킬 수 있게 된다.As a result, as the effective distance between the high concentration P + region and the P well and the effective distance between the high concentration N + region and the N well is increased, the characteristics of the semiconductor device may be improved.
상기와 같은 문제점을 해결하기 위하여, 본 발명의 소자 분리막 형성 방법은 이중으로 소자 분리막을 형성함으로써 펀치 쓰루 특성을 개선시킬 수 있는 방법을 제공하는데 그 목적이 있다.In order to solve the above problems, the device isolation film forming method of the present invention is to provide a method that can improve the punch-through characteristics by forming a device separator in a double.
도 1은 하나의 셀 안에 P 웰과 N 웰이 동시에 형성된 반도체 소자의 단면도,1 is a cross-sectional view of a semiconductor device in which a P well and an N well are simultaneously formed in one cell;
도 2는 고농도 P+ 영역과 P 웰 사이의 거리에 따른 펀치 쓰루 전압을 나타내는 그래프,2 is a graph showing the punch-through voltage according to the distance between the high concentration P + region and the P well,
도 3은 고농도 N+ 영역과 N 웰 사이의 거리에 따른 펀치 쓰루 전압을 나타내는 그래프,3 is a graph showing the punch-through voltage according to the distance between the high concentration N + region and the N well,
도 4a 내지 도 4f는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타내는 각 공정별 단면도.4A to 4F are cross-sectional views for each process illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
(도면의 주요 부분에 대한 부호의 명칭)(Name of the code for the main part of the drawing)
41: 반도체 기판 42: 패드 산화막41: semiconductor substrate 42: pad oxide film
43: 패드 질화막 44: 제 1 스페이서43: pad nitride film 44: first spacer
45: 제 1 소자 분리막 46: 제 2 스페이서45: first device isolation layer 46: second spacer
47: 제 2 산화막 48: 감광막47: second oxide film 48: photosensitive film
50: 불순물 이온50: impurity ion
상기한 목적을 달성하기 위하여, 본 발명의 소자 분리막 형성 방법은 반도체 기판 상에 패드 산화막 및 패드 질화막을 차례로 증착하고, 반도체 기판의 일정 부분이 노출되도록 상기 패드 질화막 및 패드 산화막을 식각하는 단계와, 상기 결과물 상에 질화막을 형성한 후에, 식각 공정을 진행하여 패드 산화막 및 패드 질화막 측면에 제 1 스페이서를 형성하는 단계와, 상기 노출된 반도체 기판 상에 제 1 소자 분리막을 형성하는 단계와, 상기 제 1 소자 분리막을 제거한 후에, 제 1 스페이서 측면에 제 2 스페이서를 형성하는 단계와, 상기 제 1 소자 분리막이 제거된 부분에 제 2 소자 분리막을 형성하는 단계와, 제 1 및 제 2 스페이서, 패드 질화막, 패드 산화막을 제거한 후에 감광막 패턴을 이용하여 반도체 기판 상에 불순물 주입 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, the device isolation film forming method of the present invention comprises the steps of depositing a pad oxide film and a pad nitride film on a semiconductor substrate, and etching the pad nitride film and the pad oxide film to expose a portion of the semiconductor substrate, After forming a nitride film on the resultant, performing an etching process to form a first spacer on side surfaces of the pad oxide film and the pad nitride film, forming a first device isolation layer on the exposed semiconductor substrate, and After the removal of the first device isolation layer, forming a second spacer on the side of the first spacer, forming a second device isolation layer on the portion where the first device isolation layer is removed, and forming the first and second spacers and the pad nitride layer And removing the pad oxide layer, and then implanting an impurity onto the semiconductor substrate using the photoresist pattern. It is done.
상기 제 2 스페이서는 질화막으로 형성하는 것을 특징으로 한다.The second spacer is formed of a nitride film.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 소자 분리막 형성 방법을 나타내는 각 공정별 단면도를 도시한 것이다.4A to 4F are cross-sectional views of respective processes illustrating a method of forming an isolation layer according to an exemplary embodiment of the present invention.
먼저, 도 4a에 도시된 바와 같이, 트랜지스터가 형성될 반도체 기판(41) 상에 패드 산화막(42)과 패드 질화막(43)을 증착하고, 소자 분리막이 형성될 부분이 노출되도록 상기 패드 질화막(43)과 패드 산화막(42)을 일정 부분 제거한다.First, as shown in FIG. 4A, the pad oxide layer 42 and the pad nitride layer 43 are deposited on the semiconductor substrate 41 on which the transistor is to be formed, and the pad nitride layer 43 is exposed to expose a portion where the device isolation layer is to be formed. ) And the pad oxide film 42 are partially removed.
그 후에, 도 4b에 도시된 바와 같이, 상기 결과물 상에 질화막을 소정 두께로 증착한 후에, 식각 공정을 통하여 패드 질화막(43) 및 패드 산화막(42)의 측면에 제 1 스페이서(44)를 형성한다.Thereafter, as shown in FIG. 4B, after the nitride film is deposited to a predetermined thickness on the resultant, the first spacer 44 is formed on the side surfaces of the pad nitride film 43 and the pad oxide film 42 through an etching process. do.
그런 다음, 도 4c에 도시된 바와 같이, 반도체 기판(41)의 노출된 부분을 선택적으로 열산화 시킴으로써 제 1 소자 분리막(45)을 형성한다.Then, as illustrated in FIG. 4C, the first device isolation layer 45 is formed by selectively thermally oxidizing the exposed portion of the semiconductor substrate 41.
그리고 나서, 도 4d에 도시된 바와 같이, 제 1 소자 분리막(45)을 제거한 후에 질화막을 상부에 증착하고, 식각 공정을 통하여 상기 제 1 스페이서(44)의 측면에 제 2 스페이서(46)를 형성한다.Then, as shown in FIG. 4D, after removing the first device isolation layer 45, a nitride film is deposited on the upper portion, and a second spacer 46 is formed on the side of the first spacer 44 through an etching process. do.
따라서, 패드 질화막(43)과 패드 산화막(42)의 측면에 형성된 스페이서의 폭은 증가하고, 그에 따라 반도체 기판(41)의 노출된 영역은 감소하게 된다.Therefore, the widths of the spacers formed on the side surfaces of the pad nitride film 43 and the pad oxide film 42 increase, thereby reducing the exposed area of the semiconductor substrate 41.
그 후에, 도 4e에 도시된 바와 같이, 열산화 공정을 통하여 제 1 소자 분리막이 제거된 부분에 제 2 소자 분리막(47)을 형성한다. 상기, 제 2 소자 분리막(47)은 제 1 소자 분리막에 의하여 일정 부분 함몰된 영역에 형성되기 때문에, 그 깊이가 더욱 깊어지고 폭은 감소하게 된다.Thereafter, as shown in FIG. 4E, the second device isolation layer 47 is formed in a portion where the first device isolation layer is removed through a thermal oxidation process. Since the second device isolation layer 47 is formed in a region partially recessed by the first device isolation layer, the second device isolation layer 47 becomes deeper and its width decreases.
그런 다음, 도 4f에 도시된 바와 같이, 일정 부분이 노출되도록 감광막 패턴(48)을 형성하고, 감광막이 형성되지 않은 부분에 불순물 이온(50)을 주입하여 P 웰 또는 N 웰 영역을 형성하는 단계를 진행한다.Then, as illustrated in FIG. 4F, forming the P well or N well region by forming the photoresist pattern 48 so that a predetermined portion is exposed and implanting impurity ions 50 in the portion where the photoresist is not formed. Proceed.
상기와 같이, 이후의 공정을 진행하여 P 웰과 N 웰, 고농도 P+ 영역 및 고농도 N+ 영역을 형성하면, 깊게 형성된 제 2 소자 분리막에 의하여 고농도 P+ 영역과 P 웰 사이의 유효 거리 및 고농도 N+ 영역과 N 웰 사이의 유효 거리가 증가하게 된다.As described above, when the subsequent process is performed to form the P well and the N well, the high concentration P + region, and the high concentration N + region, the effective distance between the high concentration P + region and the P well and the high concentration N + region are formed by the second device isolation layer. The effective distance between N wells will increase.
상기에서 자세히 설명한 바와 같이, 본 발명의 반도체 소자 제조 방법에 따르면, P 웰과 N 웰이 인접한 구조에서, 2 단계로 소자 분리막을 형성하여 고농도 P+ 영역과 P 웰 사이의 유효 거리 및 고농도 N+ 영역과 N 웰 사이의 유효 거리를 증가시킴으로써, 펀치 쓰루 전압을 상대적으로 증가시켜, 반도체 소자의 펀치 쓰루 특성을 개선할 수 있다.As described in detail above, according to the method of fabricating a semiconductor device of the present invention, in a structure in which a P well and an N well are adjacent to each other, an isolation layer is formed in two steps to form an effective distance between a high concentration P + region and a P well and a high concentration N + region; By increasing the effective distance between the N wells, the punch through voltage can be relatively increased to improve the punch through characteristics of the semiconductor element.
또한, 소자 분리막의 폭이 감소하기 때문에 반도체 소자의 크기가 줄어들어 집적도를 향상시키는 것이 가능해진다.In addition, since the width of the device isolation film is reduced, the size of the semiconductor device is reduced, thereby making it possible to improve the degree of integration.
이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.Hereinafter, this invention can be implemented in various changes in the range which does not deviate from the summary.
Claims (2)
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| KR1019990057555A KR20010056122A (en) | 1999-12-14 | 1999-12-14 | Method of fabricating semiconductor device for improving characteristic of punch through |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7732885B2 (en) | 2008-02-07 | 2010-06-08 | Aptina Imaging Corporation | Semiconductor structures with dual isolation structures, methods for forming same and systems including same |
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1999
- 1999-12-14 KR KR1019990057555A patent/KR20010056122A/en not_active Application Discontinuation
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| US7732885B2 (en) | 2008-02-07 | 2010-06-08 | Aptina Imaging Corporation | Semiconductor structures with dual isolation structures, methods for forming same and systems including same |
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