KR20010055904A - Double data rate synchronous dram - Google Patents

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Abstract

PURPOSE: A double data rate synchronous(DRAM) is provided to output read data synchronized with a CAS(Column Address Strobe) latency in order to output data synchronized with data clock without clock skews. CONSTITUTION: The DDR SDRAM includes the first data output control signal generator(100) and the second data output control signal generator(200). The DDR(Double Data Rate) SDRAM(Synchronous DRAM) according to the present invention uses a DLL(delay locked loop). The first data output control signal generator receives the output active signal including CAS latency signal and a burst length information and generates a data output control signal based on an enable mode of the DLL. The second data output control signal generator receives the second output activation signal which leads the first output activation signal by one clock and generates a data output control signal based on the disable mode of the DLL. The first data output control signal generator further includes a NAND gate as well as a CMOS transmission gate.

Description

더블 데이터 레이트 싱크로너스 디램{DOUBLE DATA RATE SYNCHRONOUS DRAM}Double data rate synchronous DRAM {DOUBLE DATA RATE SYNCHRONOUS DRAM}

본 발명은 메모리 소자에 관한 것으로, 특히 더블 데이터 레이트 싱크로너스 디램(Double Date Rate Synchronous DRAM; DDR SDRAM)에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to memory devices, and more particularly, to a double date rate synchronous DRAM (DDR SDRAM).

일반적으로 DDR SDRAM은 100MHz 클럭의 라이징 에지(rising edge)에서만이 아니라 폴링에지(falling edge)에서도 데이터나 명령이 동기되어 입출력될 수 있는 소자이다. 따라서 100MHz의 클럭으로 200MHz 클럭에 대응하는 데이터 레이트(data rate)를 얻을 수가 있다. 또한 SDRAM에 입력되는 클럭은 내부클럭버퍼를 통해 버퍼링된 후 구동회로를 통해 내부의 각종 회로에 공급된다.In general, DDR SDRAM is a device that can input and output data or commands in synchronization with the falling edge of the 100MHz clock as well as the rising edge (rising edge). Therefore, a data rate corresponding to a 200 MHz clock can be obtained with a 100 MHz clock. In addition, the clock input to the SDRAM is buffered through the internal clock buffer and then supplied to various internal circuits through the driving circuit.

이 과정에서 무시할 수 없는 딜레이(클럭 스큐)가 내재되며 이렇게 딜레이된 클럭에 동기되어 동작하는 출력버퍼와 이러한 딜레이를 갖지 않는 클럭에 동기되어 데이터를 샘플링하는 외부 소자와는 엑세스 타임(access time)에 있어 해당 딜레이만큼의 차이가 발생한다.In this process, a non-negligible delay (clock skew) is inherent, and the output buffer operates in synchronization with the delayed clock and an external device that samples data in synchronization with a clock having no such delay in access time. There is a difference as much as that delay.

이러한 클럭스큐 문제를 해결하기 위해 최근의 SDRAM은 내부클럭발생기를 내장하고 이를 외부 클럭에 동기시키기 위해 위상고정루프(Phase Locked Loop; PLL)이나 지연고정루프(Delay Lock Loop; DLL '이하 디엘엘'이라 약칭함)회로를 사용하고 있다.In order to solve this clock skew problem, recent SDRAMs have an internal clock generator and a phase locked loop (PLL) or delay locked loop (DLL). Abbreviated) circuitry.

그리고 DLL을 사용하는 제품에는 고주파에서 사용하기 위한 DLL 인에이블모드와 저주파에서 사용하기 위한 DLL 디져블모드를 동시에 지원해야 한다.In addition, the product using DLL must support DLL enable mode for high frequency and DLL disable mode for low frequency.

도 1 은 일반적인 DDR SDRAM의 내부 회로를 나타낸 구성 블럭도로서, 클럭동기형에서는 한 클럭 주기 동안만 신호를 주면 이 신호가 내부 디코더에 저장되므로디코더의 내용을 바꾸지 않는 한 입력된 상태를 그대로 유지하게 된다.1 is a block diagram illustrating an internal circuit of a general DDR SDRAM. In a clock synchronous type, when a signal is supplied for only one clock period, the signal is stored in an internal decoder, so that the input state is maintained as long as the contents of the decoder are not changed. do.

따라서 클럭 펄스폭에 동일하게 즉, 클럭의 라이징 에지(rising edge)에 샘플링(sampling)되도록 입력되는 외부신호의 조합에 의해 칩의 동작 상태가 결정된다.Therefore, the operating state of the chip is determined by the same combination of the clock pulse width, that is, a combination of external signals inputted to be sampled at the rising edge of the clock.

이러한 상태는 칩내의 명령어 디코더(11)에 의해 디코딩되므로써 칩내의 동작이 시작된다. 따라서 일종의 프로그램처럼 생각되어 이들을 제어신호라는 이름대신 명령어(command; cmd)라 부른다.This state is decoded by the instruction decoder 11 in the chip to start the operation in the chip. Therefore, they are thought of as a kind of program, and they are called commands (cmd) instead of control signals.

이와같이 명령어 디코더(11)는 외부에서 입력되는 명령어를 해석하기 위한 회로로서 현재 회로의 상태와 새로 입력되는 명령어 및 모드레지스터(12)에 저장되어 있는 내용에 따라 다음 상태가 결정되는 FSM(Finite State Machine)으로 되어 있다.As described above, the command decoder 11 is a circuit for interpreting an externally input command, and a finite state machine whose next state is determined according to the state of the current circuit, the newly input command, and the contents stored in the mode register 12. )

즉 외부 제어 신호(CLK,CKE,/RAS,/WE,DM)의 조합에 의해 쓰기(Write), 읽기 (Read), 프리차아지(Precharge)등 다양한 명령을 수행한다. 여기서 읽기 명령어, 즉 /CS=low, /RAS=high, /CAS=low, /WE=high 일때 명령어디코더(11)는 출력활성신호 발생부(Out Enable Generator)(14)로 읽기 명령이 입력됨에 따라 출력활성신호 발생부(14)를 동작하게 한다.In other words, various commands such as write, read, and precharge are executed by the combination of the external control signals CLK, CKE, / RAS, / WE, DM. Here, when the read command, that is, / CS = low, / RAS = high, / CAS = low, / WE = high, the command decoder 11 inputs a read command to the output enable signal generator 14. Accordingly, the output activation signal generator 14 is operated.

그리고 출력활성신호 발생부(14)는 데이터의 길이 즉, 버스트 길이(burst length)정보를 미리 모드레지스터(Mode Register)(12)로부터 입력받아서 유지하고 있다가, 읽기 명령이 입력되면 그 정보에 맞추어 출력활성신호 즉, oe0∼oe2를 출력하고, 이 출력활성신호들(oe0∼oe2)은 데이터출력제어신호(Outen) 발생부(15)에입력된다.The output active signal generator 14 receives the data length, i.e., the burst length information, from the mode register 12 in advance and maintains the data length in response to the read command. Output output signals, i.e., oe0 to oe2, are output, and these output active signals oe0 to oe2 are input to the data output control signal Outen generator 15.

여기서 모드레지스터(12)는 동작 모드를 CPU가 지정하기 위해 사용하는 레지스터로, 종래에는 디램에 동작때마다 입력되는 제어 신호에 의해 디램의 동작 모드나 특성이 결정된 반면 SDRAM 에서는 CPU가 앞으로 이용하고자 하는 동작모드 즉, 카스레이턴시(Coloum Address Strobe Latency; 이하 'CAS Latency'라 약칭함), 버스트 길이(burst length)등을 미리 설정해 놓고 SDRAM을 엑세스하게 되는데 이러한 동작 모드를 세팅하여 저장하는 장소이다.Here, the mode register 12 is a register used by the CPU to designate an operation mode. In the related art, the operation mode and characteristics of the DRAM are determined by a control signal input each time the DRAM is operated, whereas in the SDRAM, the CPU intends to use it in the future. The operation mode, that is, the CAS Address Latency (hereinafter, abbreviated as 'CAS Latency') and the burst length are set in advance and the SDRAM is accessed. This is the place where the operation mode is set and stored.

상기 모드레지스터(12)는 어드레스버퍼(13)로부터 출력되는 어드레스 정보에 따라 CAS Latency(CL)신호 즉, CL2,CL25,CL3 신호를 출력하며 CL뒤에 붙은 숫자는 각각 CAS Latency가 클럭의 2배, 2.5배, 3배가 되는 주기임을 나타낸다.The mode register 12 outputs a CAS Latency (CL) signal, that is, CL2, CL25, and CL3 signals according to the address information output from the address buffer 13, and the numbers after the CL are twice as large as the clock. 2.5 times, 3 times the cycle.

도 2 는 종래기술에 따른 데이터출력제어신호 발생부를 나타낸 회로도로서, CAS Latency(CL)가 2 일때(2tclk) 하이 레벨인 신호 즉, CL2 를 NMOS의 게이트 입력으로 하고 상기 CL2의 반전 신호를 PMOS의 게이트 입력으로 하며 입력단에 oe1 신호가 입력되는 제 1 CMOS 전송 게이트(TG1), CL이 2.5일 때 하이레벨인 신호 즉, CL25 를 NMOS의 게이트 입력으로 하고, 상기 CL25의 반전 신호를 PMOS의 게이트 입력으로 하며 입력단에 oe15 신호가 입력되는 제 2 CMOS 전송 게이트(TG2), CL이 3일 때 하이레벨인 신호 즉, CL3 를 NMOS의 게이트 입력으로 하고, 상기 CL3의 반전 신호를 PMOS의 게이트 입력으로 하며 입력단에 oe2 신호가 입력되는 제 3 CMOS 전송 게이트(TG3)로 구성된다.FIG. 2 is a circuit diagram illustrating a data output control signal generator according to the prior art, wherein a signal having a high level when CAS Latency (CL) is 2 (2t clk ), that is, CL2 is used as a gate input of an NMOS, and the inverted signal of CL2 is a PMOS. The first CMOS transfer gate TG1 to which the oe1 signal is input to the input terminal, the signal having a high level when CL is 2.5, that is, CL25 is the gate input of the NMOS, and the inverted signal of CL25 is the gate of the PMOS. A second CMOS transfer gate TG2 to which an oe15 signal is input to the input terminal, a signal having a high level when CL is 3, that is, CL3 as a gate input of the NMOS, and the inverted signal of CL3 as a gate input of the PMOS. And a third CMOS transfer gate TG3 through which an oe2 signal is input to the input terminal.

그리고 상기 제 1,2,3 CMOS 전송게이트들(TG1,TG2,TG3)의 출력단이 서로 연결되고, 상기 CL신호에 따라 선택적으로 데이터출력제어신호(outen)를 출력하는데 이러한 데이터출력제어신호(outen)는 디엘엘디져블모드와 디엘엘인에이블모드의 구분없이 발생되는 신호이다.The output terminals of the first, second, and third CMOS transfer gates TG1, TG2, and TG3 are connected to each other, and selectively output a data output control signal outen according to the CL signal. ) Is a signal generated without distinction between DL enable mode and DL enable mode.

여기서 oe0 신호는 읽기 명령(Read)이 입력되면 일정시간 딜레이된 후(A) 인에이블되었다가 버스트길이(burst length)의 반×CLK 만큼(DDR은 클럭의 라이징 에지와 폴링 에지를 모두 사용하기 때문에) 유지하다가 디져블(disable)되는 신호이다. 그리고 oe15 신호는 oe1 신호를 받아서 0.5 클럭 시프트(shift)시킨 신호이며, oe2 신호는 oe15신호를 받아서 0.5 클럭 시프트시킨 신호이다.Here, the oe0 signal is delayed for a certain time when the read command (Read) is input (A), and then enabled as much as half the CLK of the burst length (DDR uses both the rising and falling edges of the clock. ) It is a signal that is maintained and is disabled. The oe15 signal is a signal shifted by 0.5 clock shift by receiving the oe1 signal, and the oe2 signal is a signal shifted by 0.5 clock shift by receiving the oe15 signal.

또한 oe 신호 뒤에 붙어있는 숫자는 읽기명령(read command)으로부터 몇 클럭뒤에 인에이블되는지를 알려주는 숫자이고, oe신호는 CL에 상관없이 읽기명령에 의해 발생되는 신호이다.Also, the number after the oe signal indicates the number of clocks after the read command is enabled. The oe signal is a signal generated by the read command regardless of CL.

이어 상기 데이터출력제어신호 발생부(15)에서는 CAS latency 정보(CL), 읽기명령과 버스트길이 정보를 포함하는 데이터출력제어신호(outen)를 데이터출력버퍼(16)로 전송하여 데이터출력버퍼(16)에서 데이터 출력을 CAS latency와 버스트 길이에 맞게 출력하도록 한다. 또한 CAS latency는 읽기명령이 입력된 후 유효 데이터가 출력될 때까지의 시간으로서 클럭사이클의 정수배로 주어진다.Subsequently, the data output control signal generator 15 transmits a data output control signal outen including the CAS latency information CL, a read command, and burst length information to the data output buffer 16 to transmit the data output buffer 16. ) Outputs the data output according to CAS latency and burst length. In addition, CAS latency is the time from the input of a read command to the output of valid data, which is given as an integer multiple of the clock cycle.

이하 종래기술의 데이터출력제어신호(outen) 발생부에 대해 설명하면 다음과 같다.Hereinafter, a description will be given of a data output control signal outen generator of the prior art.

도 3 은 CL=3(3tclk), burst length=4 인 경우에 디엘엘 인에이블모드시의 출력활성신호(oe0_en,oe1_en,oe2_en), 데이터출력제어신호(outen), 데이터(Data)의출력 타이밍도를 도시하고 있다.Fig. 3 shows the output activation signals (oe0_en, oe1_en, oe2_en), data output control signals (outen) and data (Data) in the DL enable mode when CL = 3 (3t clk ) and burst length = 4. The timing diagram is shown.

도 3 에 도시된 바와 같이, 디엘엘 인에이블모드에서 데이터출력제어신호 발생부(15)는 읽기 명령(Read)이 입력된 후 일정시간 딜레이되어(A) 즉 0 클럭딜레이되어 oe0_en 신호를 발생한다. 그리고 도 2에 도시된 oe2 신호는 읽기명령이 입력된 후 2 클럭뒤에 발생된 신호로서, 예를 들어 상기 oe2_en 신호를 적용할 경우, 상기 oe0_en 신호에 2클럭 딜레이된 oe2_en 신호에 의해 인에이블되어 데이터출력제어신호(outen)를 출력하고(B), 데이터(data)는 CAS Latency(CL 3)와 동일하게 출력된다(C).As shown in FIG. 3, in the DL enable mode, the data output control signal generator 15 is delayed for a predetermined time after input of a read command (A), that is, 0 clock delayed to generate an oe0_en signal. . The oe2 signal shown in FIG. 2 is a signal generated two clocks after the read command is input. For example, when the oe2_en signal is applied, the oe2 signal is enabled by the oe2_en signal delayed by two clocks to the oe0_en signal. An output control signal outen is output (B), and data is output in the same manner as CAS Latency (CL 3) (C).

도 4 는 CL=3(3tclk), burst length=4인 경우에 디엘엘 디져블모드시의 출력활성신호(oe0_dis∼oe2_dis), 데이터출력제어신호(outen), 데이터(Data)의 출력 타이밍도을 도시하고 있다.Fig. 4 shows the output timing diagrams of the output active signals oe0_dis to oe2_dis, data output control signals outen, and data Data in the case of the DL disable mode when CL = 3 (3t clk ) and burst length = 4. It is shown.

도 4 에 도시된 바와 같이, 디엘엘 디져블모드일 경우 출력활성신호는 디엘엘 인에이블모드시의 출력활성신호에 비해 일정클럭 딜레이된다. 예를 들면, oe0_dis 신호인 경우 인에이블모드시의 oe0_en 신호보다 'D' 만큼 더 딜레이되어 발생되므로 다른 출력활성신호들(oe1_dis,oe2_dis)도 또한 일정시간 딜레이되어 발생된다. 때문에 데이터출력제어신호 발생부(15)는 읽기 명령(Read)이 입력된 후 2 클럭뒤에 발생된 oe2_dis 신호에 의해 인에이블된다. 즉 데이터(data)는 CAS latency(CL3)에 비해 1 클럭 딜레이(E)되어 CL4처럼 출력되는 것을 알 수 있다(F).As shown in FIG. 4, in the DL disable mode, the output active signal is delayed by a certain clock compared to the output active signal in the DL enable mode. For example, in the case of the oe0_dis signal, since the delay is generated by 'D' more than the oe0_en signal in the enable mode, other output active signals oe1_dis and oe2_dis are also generated by being delayed for a predetermined time. Therefore, the data output control signal generator 15 is enabled by the oe2_dis signal generated two clocks after the read command (Read) is input. That is, data can be seen that one clock delay (E) is output like CL4 compared to CAS latency (CL3) (F).

이와 같이 종래기술에서는 외부 입력클럭(CLK)에 포함되어 있는 디엘엘모드의 정보에 따라 데이터출력이 1 클럭 딜레이된다.As described above, in the related art, the data output is delayed by one clock according to the DL mode information included in the external input clock CLK.

전술한 바와 같이 종래기술의 DDR SDRAM에 있어서 읽기 동작은 디엘엘 인에이블모드와 디엘엘 디져블모드를 구분없이 동시에 데이터출력제어신호를 이용하기 때문에 디엘엘 디져블모드에서 데이터가 1 클럭 지연 즉, CL3의 경우에 CL4 처럼되어 출력되는 문제점이 있다.As described above, in the DDR SDRAM of the related art, the read operation uses the data output control signal at the same time regardless of the DL enable mode and the DL disable mode, so that data is delayed by one clock in the DL disable mode. In the case of CL3, there is a problem that the output is like CL4.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서, 디엘엘 인에이블모드와 디엘엘 디져블모드의 출력제어신호를 구분하여 이용하므로써, 읽기데이터를 CAS latency에 맞게 출력되도록하여 클럭스큐(Clock skew)없이 데이터를 클럭에 동기되어 출력하도록 하는데 적합한 DDR SDRAM의 읽기 경로를 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, by using the output control signal of the DL enable mode and the DL disable mode by using the read data to be output according to the CAS latency clock skew (Clock skew) The purpose is to provide a read path of DDR SDRAM suitable for outputting data in synchronization with a clock.

도 1 은 종래기술의 DDR SDRAM의 읽기 경로를 나타낸 구성 블럭도,1 is a block diagram showing a read path of a conventional DDR SDRAM;

도 2 는 도 1 의 데이터출력제어신호 발생부를 나타낸 회로도,2 is a circuit diagram illustrating a data output control signal generator of FIG. 1;

도 3 은 도 2 의 디엘엘 인에이블모드시의 출력 타이밍도,FIG. 3 is an output timing diagram in the DL enable mode of FIG. 2;

도 4 는 도 2 의 디엘엘 디져블모드시의 출력 타이밍도,4 is an output timing diagram in the DL dither mode of FIG. 2;

도 5 는 본 발명의 실시예에 따른 DDR SDRAM의 읽기 경로를 나타낸 구성 브럭도,5 is a configuration block diagram illustrating a read path of a DDR SDRAM according to an embodiment of the present invention;

도 6 은 도 5 의 데이터출력제어신호 발생부를 나타낸 회로도,6 is a circuit diagram illustrating a data output control signal generator of FIG. 5;

도 7 은 도 6에 따른 디엘엘 디져블모드시의 출력 타이밍도.FIG. 7 is an output timing diagram in the DL disable mode shown in FIG. 6; FIG.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

100 : 제1 데이터출력제어신호 발생부100: first data output control signal generator

200 : 제2 데이터출력제어신호 발생부200: second data output control signal generator

상기의 목적을 달성하기 위한 본 발명의 DDR SDRAM의 읽기 경로는 디엘엘을 포함하는 SDRAM에 있어서, 카스레이턴시신호와 버스트길이정보를 포함한 제1출력활성신호를 입력받아 상기 디엘엘의 인에이블모드에 따른 데이터출력제어신호를 발생하는 제 1 데이터출력제어신호 발생부, 상기 제1출력활성신호에 비해 1 클럭 빠른 제2출력활성신호를 입력받아 상기 디엘엘의 디져블모드에 따른 데이터출력제어신호를 발생하는 제2데이터출력제어신호 발생부를 포함하여 이루어짐을 특징으로 한다.In order to achieve the above object, the read path of the DDR SDRAM according to the present invention is a SDRAM including a DL, and receives a first output active signal including a cascade latency signal and burst length information to enable the DL mode. A first data output control signal generator for generating a data output control signal according to the second output active signal one clock faster than the first output active signal and receiving the data output control signal according to the dither mode of the DL. And a second data output control signal generator for generating.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 5 는 본 발명의 실시예에 따른 DDR SDRAM의 읽기 경로를 나타낸 도면으로서, 종래와 달리 모드레지스터(52)에서 디엘엘 디져블모드신호(dll_dis)를 발생한다.FIG. 5 is a diagram illustrating a read path of a DDR SDRAM according to an exemplary embodiment of the present invention. Unlike the conventional method, the DL register mode signal dll_dis is generated in the mode register 52.

도 6 은 본 발명의 실시예에 따른 데이터출력제어신호 발생부를 나타낸 회로도로서, 디엘엘 인에이블모드시의 출력활성신호(oe1,oe15,oe2)와 디엘엘 디져블모드시의 출력활성신호(oe0,oe05,oe1)가 분리되어 있는데, 동일한 CAS latency에 있어서, 디엘엘 디져블모드시의 출력활성신호(oe0,oe05,oe1)는 디엘엘 인에이블모드시의 출력활성신호(oe1,oe15,oe2)보다 1 클럭 일찍 인에이블되는 신호를 이용함을 알 수 있다. 예를 들면 CL2 일 경우, 디엘엘 디져블모드시의 출력활성신호는 oe0신호를 이용하고, 디엘엘 인에이블모드시의 출력활성신호는 oe1신호를 이용하는데, 상기 oe0신호는 oe1신호에 비해 1클럭 빠른 신호이다.6 is a circuit diagram illustrating a data output control signal generator according to an exemplary embodiment of the present invention, in which the output enable signals oe1, oe15 and oe2 in the DL enable mode and the output enable signals oe0 in the DL disable mode. , oe05, oe1) are separated, but in the same CAS latency, the output activation signals (oe0, oe05, oe1) in the DL disable mode are the output activation signals (oe1, oe15, oe2 in the DL enable mode). We can see that it uses a signal that is enabled one clock earlier than). For example, in the case of CL2, the output active signal in the DL disable mode uses the oe0 signal, and the output active signal in the DL enable mode uses the oe1 signal, and the oe0 signal is 1 compared with the oe1 signal. Clock is a fast signal.

본 발명의 실시예에 따른 데이터출력제어신호 발생부는 상기 디엘엘의 디져블모드신호(dll_dis)의 반전신호와 카스레이턴시(CL3) 신호를 입력받아 상기 디엘엘의 인에이블모드시의 제1출력활성신호(oe2)에 따른 데이터출력제어신호(outen)를 발생하는 제1 데이터출력제어신호 발생부(100)와, 상기 카스레이턴시 신호(CL3)를 동시에 입력받고 상기 디엘엘의 디져블모드신호(dll_dis)를 입력받아 상기 디엘엘 인에이블모드시의 제1출력활성신호(oe2)에 비해 1 클럭(clock) 빠른 제2출력활성신호(oe1)에 따른 데이터출력제어신호(outen)를 발생하는 제2 데이터출력제어신호 발생부 (200)로 구성되며 상기 제1, 2 데이터출력제어신호 발생부(100,200)의 출력단은 공통으로 연결된다.A data output control signal generator according to an embodiment of the present invention receives the inversion signal of the DL mode signal dll_dis and the cascade latency CL3 signal of the DL to enable the first output activity in the enable mode of the DL. The first data output control signal generator 100 generating the data output control signal outen according to the signal oe2 and the cascade latency signal CL3 are simultaneously input and receive the DL mode signal dll_dis. A second output generation signal (outen) according to the second output active signal (oe1) one clock faster than the first output activation signal (oe2) in the DL enable mode It is composed of a data output control signal generator 200, the output terminals of the first and second data output control signal generators 100 and 200 are commonly connected.

이와 같은 구성을 병렬로 연결하여 각 카스레이턴시 신호(CL2,CL25)와 출력활성신호(oe05,oe1,oe15)에 따라 데이터출력제어신호(outen)를 발생한다.Such a configuration is connected in parallel to generate a data output control signal outen according to each of the cascade latency signals CL2 and CL25 and the output activation signals oe05, oe1 and oe15.

그리고 본 발명의 실시예에 따른 제1 데이터출력제어신호 발생부(100)의 상세한 회로구성을 설명하면 카스레이턴시 신호(CL3)를 한 입력으로 받고 디엘엘디져블모드신호(dll_dis)의 반전신호를 다른 입력으로 받는 낸드게이트(NAND3)와, 상기 낸드게이트(NAND3)의 출력의 반전신호를 NMOS의 게이트 입력으로 받으며 상기 낸드게이트(NAND3)의 출력의 반전신호를 반전시킨 신호를 PMOS의 게이트 입력으로 받고 입력단에 제1출력활성신호(oe2)가 입력되는 CMOS 전송 게이트(TG30)로 구성된다.The detailed circuit configuration of the first data output control signal generator 100 according to an exemplary embodiment of the present invention will be described by receiving the cascade latency signal CL3 as one input and changing the inverted signal of the DL programmable mode signal dll_dis to another. Receives the NAND gate NAND3 received as an input and the inverted signal of the output of the NAND gate NAND3 as the gate input of the NMOS, and receives the signal inverted the inverted signal of the output of the NAND gate NAND3 as the gate input of the PMOS. It is composed of a CMOS transfer gate TG30 to which the first output active signal oe2 is input.

또한 제2 데이터출력제어신호 발생부(200)의 상세한 회로구성을 설명하면 CL3 신호와 디엘엘 디져블모드신호(dll_dis)를 두 입력으로 받는 낸드게이트 (NAND6)와 상기 낸드게이트(NAND6)의 출력의 반전신호를 NMOS의 게이트 입력으로 받으며 상기 반전신호의 재반전신호를 PMOS의 게이트 입력으로 받으며 입력단에 제2출력활성신호(oe1)가 입력되는 CMOS 전송게이트(TG60)으로 구성된다.In addition, a detailed circuit configuration of the second data output control signal generation unit 200 will be described with the outputs of the NAND gate NAND6 and the NAND gate NAND6 receiving the CL3 signal and the DL disable mode signal dll_dis as two inputs. A CMOS transfer gate TG60 receives an inverted signal of NMOS as a gate input of the NMOS, receives a reinverted signal of the inverted signal as a PMOS gate input, and receives a second output active signal oe1 at an input terminal.

여기서 상기 CMOS 전송게이트(TG60)의 출력단은 상기 제 1 데이터출력제어신호발생부(100)의 출력단과 공통으로 연결된다.Here, the output terminal of the CMOS transfer gate TG60 is connected in common with the output terminal of the first data output control signal generator 100.

이와같은 제 1 출력제어신호발생부(100)와 제 2 출력제어신호발생부(200)의 각 출력단은 공통으로 연결되어 CL신호와 oe신호에 따라 선택적으로 디엘엘 디져블모드시와 디엘엘 인에이블모드시의 출력제어신호(outen)를 발생시키게 된다.Each output terminal of the first output control signal generator 100 and the second output control signal generator 200 is connected in common and is selectively connected to the DL signal and the DL in accordance with the CL signal and the oe signal. The output control signal outen in the enable mode is generated.

그리고 상기 디엘엘 디져블모드신호(dll_dis)는 디엘엘 인에이블모드에서는 로우 레벨로 동작하고 디엘엘 디져블모드에서는 하이 레벨로 동작하는 신호이다.The DL disable mode signal dll_dis is a signal that operates at a low level in the DL enable mode and operates at a high level in the DL disable mode.

도 7 은 도 6 에 따른 타이밍도로서 CL=3,burst length=4의 경우에 본 발명 디엘엘 디져블모드시의 출력타이밍도를 나타내고 있다. 이를 상세히 설명하면 상기 출력활성신호들은 디엘엘 디져블모드이기 때문에 읽기명령이 입력된 후, 일정시간딜레이된 다음 발생된다. 예를 들면 oe0인 경우, 읽기명령이 입력된 후 일정시간 딜레이된 다음(G) 발생되므로 다른 출력활성신호들(oe1,oe2)도 일정시간 딜레이되어 발생된다.FIG. 7 is a timing diagram according to FIG. 6, which shows an output timing diagram in the present invention in the DL deable mode when CL = 3 and burst length = 4. In detail, since the output active signals are in the DL disable mode, they are generated after a predetermined time delay after a read command is input. For example, in the case of oe0, a delay is generated after a predetermined time (G) after a read command is input, so that other output active signals oe1 and oe2 are also delayed for a predetermined time.

도 6 에서 CL3 신호일 경우, 데이터출력제어신호 발생부(50)는 읽기명령 (Read)이 입력된 후 1 클럭뒤에서 인에이블되는 oe1 신호를 입력받아(H) 데이터출력제어신호(outen)를 출력하는데, 이는 디엘엘 디져블모드시의 출력활성신호(oe2)보다 1 클럭 일찍 인에이블된 신호를 이용하기 때문이다.In the case of the CL3 signal in FIG. 6, the data output control signal generator 50 receives the oe1 signal enabled one clock after the read command (Read) is input (H) and outputs the data output control signal (outen). This is because the signal which is enabled one clock earlier than the output active signal oe2 in the DL disable mode is used.

이처럼 본 발명에서는 디엘엘 디져블모드시 디엘엘 인에이블모드시보다 1 클럭 빠르게 데이터출력제어신호(outen)가 인에이블되므로, 종래기술과 달리 디엘엘 디져블모드시에 출력되는 데이터는 디엘엘 인에이블모드와 동일하게 클럭스큐없이 CAS latency(CL3)에 동기되어 출력된다(I).As described above, in the present invention, since the data output control signal (outen) is enabled by one clock faster than the DL enable mode in the DL disable mode, the data output in the DL disable mode is different from the DL. In the same manner as the enable mode, the clock is output in synchronization with the CAS latency (CL3) without clock skew (I).

여기서 상기 데이터 출력에 딜레이 현상이 나타나는 이유는 출력활성신호가 디엘엘 모드에 따라 일정시간 딜레이되는 것과 같이, 데이터를 출력할 때도 상기 디엘엘의 모드에 따라 일정시간 딜레이가 존재하기 때문이다.The reason why the delay occurs in the data output is that there is a certain time delay depending on the DL mode even when the data is output, as the output active signal is delayed for a certain time according to the DL mode.

다시 말하면, 디엘엘 디져블모드시에 데이터출력제어신호(outen)는 oe1신호에 의해 인에이블되고 CL3일 경우 데이터는 세 번째 클럭에서 출력되는데, 이는 클럭스큐없이 데이터를 클럭에 동기하여 출력함을 의미한다.In other words, the data output control signal (outen) is enabled by the oe1 signal and the data is output at the third clock in CL3, which is output in synchronization with the clock without clock skew. it means.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같은 본 발명의 DDR SDRAM의 출력제어신호 발생 회로는 데이터 출력을 활성시키는 출력활성신호를 디엘엘 인에이블모드와 디엘엘 디져블모드에 분리하여 이용하므로써, 디엘엘 디져블모드시에 데이터의 출력을 CAS latency 에 맞추어 출력할 수 있다.As described above, the output control signal generation circuit of the DDR SDRAM of the present invention uses the output activation signal for activating the data output separately in the DL enable mode and the DL disable mode, thereby providing data in the DL disable mode. The output of can be printed according to CAS latency.

이처럼 디엘엘 디져블모드시 데이터가 CAS latency에 맞추어 출력되면 디엘엘 디져블모드시의 메모리 소자의 동작이 향상되는 효과가 있다.As such, when data is output in accordance with the CAS latency in the DL disabling mode, the operation of the memory device in the DL disabling mode is improved.

Claims (3)

디엘엘을 이용하는 DDR SDRAM에 있어서,In DDR SDRAM using DL, 카스레이턴시신호와 버스트길이정보를 포함한 제1출력활성신호를 입력받아 상기 디엘엘의 인에이블모드에 따른 데이터출력제어신호를 발생하는 제 1 데이터출력제어신호 발생부; 및A first data output control signal generator for receiving a first output active signal including a cascade latency signal and burst length information to generate a data output control signal according to the enable mode of the DL; And 상기 제1출력활성신호에 비해 1 클럭 빠른 제2출력활성신호를 입력받아 상기 디엘엘의 디져블모드에 따른 데이터출력제어신호를 발생하는 제2데이터출력제어신호 발생부A second data output control signal generator configured to receive a second output active signal one clock faster than the first output active signal and generate a data output control signal according to the DL mode of the DL; 를 포함하여 이루어짐을 특징으로 하는 DDR SDRAM.DDR SDRAM, characterized in that consisting of. 제 1 항에 있어서,The method of claim 1, 상기 제 1 데이터출력제어신호 발생부는,The first data output control signal generator, 상기 디엘엘의 인에이블모드시 카스레이턴시 신호를 한 입력으로 받고 디엘엘 디져블모드신호의 반전신호를 다른 입력으로 받는 낸드게이트; 및A NAND gate that receives the cascade latency signal as one input in the enable mode of the DL and receives an inverted signal of the DL disable mode signal as another input; And 상기 낸드게이트의 출력의 반전신호를 NMOS의 게이트 입력으로 받으며 상기 낸드게이트의 출력의 반전신호를 반전시킨 신호를 PMOS의 게이트 입력으로 받고 입력단에 상기 제1출력활성신호를 입력받는 CMOS 전송 게이트CMOS transfer gate receiving the inverted signal of the NAND gate output as the gate input of the NMOS, receiving the signal inverted the inverted signal of the NAND gate output as the gate input of the PMOS, and receiving the first output active signal at an input terminal 를 포함하여 구성됨을 특징으로 하는 DDR SDRAM.DDR SDRAM characterized in that configured to include. 제 1 항에 있어서,The method of claim 1, 상기 제2 데이터출력제어신호 발생부는,The second data output control signal generator, 상기 디엘엘 디져블모드시 카스레이턴시 신호를 한 입력으로 받고 디엘엘 디져블모드신호를 다른 입력으로 받는 낸드게이트; 및A NAND gate receiving the cascade latency signal as one input and receiving the DL disable mode signal as another input in the DL disable mode; And 상기 낸드게이트의 출력의 반전신호를 NMOS의 게이트 입력으로 받으며 상기 낸드게이트의 출력의 반전신호를 반전시킨 신호를 PMOS의 게이트 입력으로 받고 입력단에 상기 제2출력활성신호를 입력받는 CMOS 전송 게이트A CMOS transfer gate receiving an inversion signal of the NAND gate output as a gate input of an NMOS, a signal inverting the inversion signal of the NAND gate output as a gate input of a PMOS, and receiving the second output active signal at an input terminal 를 포함하여 구성됨을 특징으로 하는 DDR SDRAM.DDR SDRAM characterized in that configured to include.
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