KR20010053873A - method for manufacturing semiconductor devices - Google Patents
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Abstract
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 최종 보호막의 오버행(overhang) 구조가 퓨즈 리페어(fuse repair)부의 퓨즈 상측에 형성되는 것을 방지하여 퓨즈 리페어의 정확성을 높이도록 한 반도체소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to prevent the overhang structure of the final protective film from being formed on the upper side of the fuse of the fuse repair unit, thereby increasing the accuracy of the fuse repair. It relates to a manufacturing method of.
일반적으로, 다층배선의 메모리 제품인 SRAM(static random access memory)과, 로직 및 메모리가 하나의 칩에 함께 복합된, 다층배선의 반도체 제품인 MDL(merged DRAM & logic)에서 메모리영역의 리페어는 최종 수율과 직접적인 관계를 가지고 있고, 더욱이 최근의 제품에서는 리페어를 통하여 칩에 고유의 ID(identification)를 기록하는 등 리페어의 중요성이 인식되고 있다.In general, the repair of the memory area in SRAM (static random access memory), a multi-layered memory product, and MDL (merged DRAM & logic), a semiconductor product of a multi-layered semiconductor, in which logic and memory are combined together in one chip, In recent years, the importance of repair is recognized in the recent products, such as recording unique identification on the chip through repair.
종래에는 리페어를 위한 퓨즈를 도 1 내지 도 4에 도시된 바와 같은 방법에 의해 제조하여 왔다. 즉, 도 1에 도시된 바와 같이, 도면에 도시되지 않았으나 반도체소자를 위한 게이트전극과 커패시터 및 저항을 실리콘기판(10)에 형성하고, 실리콘기판(10) 상에 최종 층간절연막(11)을 적층한다. 이어서, 층간절연막(11) 상에 퓨즈용 제 1 도전층(13)과 그 위에 최종의 제 2 도전층(15)을 적층하고 도전층(13),(15)을 원하는 동일 패턴으로 패턴닝한다. 여기서, 도전층(13)은 통상 Ti/TiN층으로 구성하고, 도전층(15)은 알루미늄층과 그 위의 캡층용 TiN층으로 구성한다.Conventionally, a fuse for repair has been manufactured by the method as shown in Figs. That is, as shown in FIG. 1, although not shown in the drawing, a gate electrode, a capacitor, and a resistor for the semiconductor device are formed on the silicon substrate 10, and the final interlayer insulating film 11 is laminated on the silicon substrate 10. do. Subsequently, the first conductive layer 13 for fuses and the final second conductive layer 15 are laminated on the interlayer insulating film 11, and the conductive layers 13 and 15 are patterned in a desired pattern. . Here, the conductive layer 13 is usually composed of a Ti / TiN layer, and the conductive layer 15 is composed of an aluminum layer and a TiN layer for a cap layer thereon.
그런 다음, 도전층(15)과 층간절연막(11) 상에 함께 제 1 보호막인 산화막(17)을 적층하고 퓨즈들을 리페어할 퓨즈 리페어부를 노출하고 나머지 퓨즈 언리페어부를 커버하는 감광막(19)의 패턴을 산화막(17) 상에 형성한다.Then, on the conductive layer 15 and the interlayer insulating film 11, the oxide film 17, which is the first protective film, is laminated together, and the pattern of the photosensitive film 19 which exposes the fuse repair part for repairing the fuses and covers the remaining fuse unrepair parts. Is formed on the oxide film 17.
도 2를 참조하면, 감광막(19)의 패턴이 형성 완료되고 나면, 감광막(19)의 패턴을 마스크로 이용하여 노출된 산화막(17)을 도전층(15)의 표면이 노출될 때까지 이방성 식각특성을 갖는 건식식각공정에 의해 처리하여 퓨즈 리페어부의 도전층(13),(15)의 좌, 우 양 측벽에 산화막(17)의 스페이서(18)를 형성한다.Referring to FIG. 2, after the pattern of the photosensitive film 19 is completed, the anisotropic etching of the exposed oxide film 17 using the pattern of the photosensitive film 19 as a mask until the surface of the conductive layer 15 is exposed. The spacer 18 of the oxide film 17 is formed on the left and right sidewalls of the conductive layers 13 and 15 of the fuse repair unit by a dry etching process having characteristics.
도 3을 참조하면, 스페이서(18)가 형성 완료되고 나면, 감광막(19)의 패턴을 마스크로 계속 이용하여 노출된 도전층(15)을 일부 두께만 남도록 건식식각공정에 의해 식각한다. 이는 건식식각공정으로 도전층(15)을 전부 식각하는 경우, 그 아래의 도전층(13)이 손상되기 쉽기 때문이다.Referring to FIG. 3, after formation of the spacers 18, the exposed conductive layer 15 is etched by dry etching using only the pattern of the photosensitive film 19 as a mask so that only a portion of the exposed conductive layer 15 remains. This is because when the entire conductive layer 15 is etched by the dry etching process, the conductive layer 13 below is easily damaged.
도 4를 참조하면, 이어서, 감광막(19)의 패턴을 제거하고 산화막(17)과 스페이서(18)를 마스크로 이용하여 남은 도전층(15)을 그 아래의 도전층(13)이 노출될 때까지 습식식각공정에 의해 식각한다. 마지막으로, 반도체소자의 보호를 위해 최종 보호막인 질화막(21)을 퓨즈 리페어부의 도전층(13)과 스페이서(18)를 포함한 반도체기판(10)의 전면에 적층하여 반도체소자를 완성한다.Referring to FIG. 4, when the pattern of the photosensitive film 19 is removed and the remaining conductive layer 15 is exposed using the oxide film 17 and the spacer 18 as a mask, the conductive layer 13 below it is exposed. Etch by wet etching process. Finally, in order to protect the semiconductor device, the nitride film 21 as a final protective film is laminated on the entire surface of the semiconductor substrate 10 including the conductive layer 13 and the spacer 18 of the fuse repair unit to complete the semiconductor device.
그러나, 종래에는 퓨즈 리페어부의 퓨즈용 도전층(13)의 양 측벽에 스페이서(18)를 형성하고 난 후 퓨즈 리페어부의 도전층(15)을 제거하여 그 아래의 도전층(13)을 노출시킨다. 이어서, 퓨즈 리페어부와 퓨즈 언리페어부 전체에 최종 보호막인 질화막(21)을 적층하므로 퓨즈 리페어부의 도전층(13)에 접한 스페이서(19)의 내측면 상부에서는 질화막(21)의 부분(22)이 측방향으로 두껍게 형성된 오버행(over hang) 구조를 갖는다. 이는 퓨즈 리페어부의 퓨즈용 도전층(13)의 일부가 가져져 후속의 퓨즈 리페어 단계에서 레이저 빔에 노출될 수 있는 도전층(13)의 면적을 줄여준다. 이로써, 퓨즈 리페어 단계에서 부정합이 발생하면, 오버행 구조를 가진 부분(22)이 레이저빔을 도전층(13)에 조사하는 것을 방해한다. 그 결과, 완전히 절단하여야 할 퓨즈가 일부만 절단되는 현상과 같은 리페어 정확성이 저하될 수 있다. 이러한 문제점은 설계룰이 작은 반도체소자 일수록 최종 도전층의 종횡비(aspect ration)가 커지므로 더욱 심각해진다.However, conventionally, after the spacers 18 are formed on both sidewalls of the fuse conductive layer 13 of the fuse repair unit, the conductive layer 15 of the fuse repair unit is removed to expose the conductive layer 13 below. Subsequently, since the nitride film 21 which is the final protective film is laminated on the entire fuse repair part and the fuse unrepair part, the portion 22 of the nitride film 21 is disposed on the inner side of the spacer 19 in contact with the conductive layer 13 of the fuse repair part. It has an overhang structure formed thick in this side direction. This reduces the area of the conductive layer 13 that may be part of the fuse conductive layer 13 for the fuse repair portion and may be exposed to the laser beam in a subsequent fuse repair step. Thus, if a mismatch occurs in the fuse repair step, the portion 22 having the overhang structure prevents the laser beam from irradiating the conductive layer 13. As a result, repair accuracy such as a phenomenon in which only a part of the fuse to be completely cut is cut may be degraded. This problem becomes more serious because the smaller the design rule, the larger the aspect ratio of the final conductive layer becomes.
따라서, 본 발명의 목적은 최종 보호막의 오버행 구조가 퓨즈 리페어부의 퓨즈 상측에 형성되는 것을 방지하여 퓨즈 리페어의 정확성을 높이도록 한 반도체소자의 제조방법을 제공하는데 있다.Accordingly, it is an object of the present invention to provide a method of manufacturing a semiconductor device in which the overhang structure of the final protective film is prevented from being formed on the upper side of the fuse of the fuse repair unit to increase the accuracy of the fuse repair.
도 1 내지 도 4는 종래 기술에 의한 반도체소자의 제조방법을 나타낸 단면공정도.1 to 4 are cross-sectional process diagrams showing a method for manufacturing a semiconductor device according to the prior art.
도 5 내지 도 8은 본 발명에 의한 반도체소자의 제조방법을 나타낸 단면공정도.5 to 8 are cross-sectional process diagrams illustrating a method for manufacturing a semiconductor device according to the present invention.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자의 제조방법은The semiconductor device manufacturing method according to the present invention for achieving the above object is
반도체기판의 최종 층간절연막 상에 퓨즈용 제 1 도전층과 그 위에 최종의 제 2 도전층을 적층하고 이들을 원하는 동일 패턴으로 형성하는 단계;Stacking a first conductive layer for fuses and a final second conductive layer on the final interlayer insulating film of the semiconductor substrate and forming them in a desired pattern;
상기 반도체기판의 퓨즈 리페어부를 노출하고 퓨즈 언리페어부를 커버하는 식각 마스크를 이용하여 상기 퓨즈 리페어부의 제 2 도전층만을 그 아래의 제 1 도전층이 노출될 때까지 선택적으로 식각하는 단계; 그리고Selectively etching only the second conductive layer of the fuse repair portion until the first conductive layer is exposed using an etching mask that exposes the fuse repair portion of the semiconductor substrate and covers the fuse unrepair portion; And
상기 노출된 제 1 도전층을 포함한 반도체기판의 전면에 보호막을 적층하는 단계를 포함하는 것을 특징으로 한다.And laminating a protective film on the entire surface of the semiconductor substrate including the exposed first conductive layer.
바람직하게는 상기 제 2 도전층만을 선택적으로 식각하는 단계는Preferably, selectively etching only the second conductive layer
상기 제 2 도전층을 일부 두께만큼 남도록 건식식각하는 단계; 그리고Dry etching the second conductive layer so that a partial thickness remains; And
상기 남은 제 2 도전층을 그 아래의 제 1 도전층이 노출될 때까지 습식식각하는 단계로 이루어질 수 있다. 또한, 상기 식각마스크를 감광막의 패턴으로 형성한다.The remaining second conductive layer may be wet-etched until the first conductive layer below is exposed. In addition, the etching mask is formed in a pattern of the photosensitive film.
따라서, 본 발명에 의하면, 퓨즈 리페어부의 제 2 도전층만을 선택적으로 제거하고 그 아래의 제 1 도전층을 노출시킨 후 퓨즈 리페어부의 제 1 도전층을 포함한 반도체기판의 전면에 보호막을 적층하므로 퓨즈 리페어부의 퓨즈 상에 오버행 구조를 갖는 보호막의 부분이 전혀 형성되지 않는다. 그 결과 레이저빔과 같은 광원에 의한 퓨즈의 리페어 정확성을 높일 수 있다.Therefore, according to the present invention, since only the second conductive layer of the fuse repair unit is selectively removed and the first conductive layer underneath is exposed, a protective film is laminated on the entire surface of the semiconductor substrate including the first conductive layer of the fuse repair unit. A portion of the protective film having an overhang structure is not formed at all on the negative fuse. As a result, the repair accuracy of the fuse by a light source such as a laser beam can be improved.
이하, 본 발명에 의한 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. The same code | symbol is attached | subjected to the part of the same structure and the same action as the conventional part.
도 5 내지 도 8은 본 발명에 의한 반도체소자의 제조방법을 나타낸 단면 공정도이다.5 to 8 are cross-sectional process diagrams illustrating a method of manufacturing a semiconductor device according to the present invention.
도 5를 참조하면, 먼저, 도면에 도시되지 않았으나 반도체소자를 위한 게이트전극과 커패시터 및 저항, 최종 층간절연막(11) 아래의 금속배선을 통상적인 방법에 의해 실리콘기판(10)과 같은 반도체기판에 형성한 후 최종 층간절연막(11)을 적층한다. 설명의 편의상 이에 대한 상세한 설명은 본 발명의 요지에 관련성이 적으므로 생략하기로 한다.Referring to FIG. 5, first, although not shown in the drawings, a gate electrode, a capacitor, a resistor, and a metal wiring under the final interlayer insulating film 11 for a semiconductor device may be formed on a semiconductor substrate such as a silicon substrate 10 by a conventional method. After the formation, the final interlayer insulating film 11 is laminated. For convenience of description, a detailed description thereof will be omitted since it is less relevant to the gist of the present invention.
이후, 층간절연막(11) 상에 퓨즈용 제 1 도전층(13)과 그 위에 최종의 제 2 도전층(15)을 T1의 두께로 적층하고 도전층(13),(15)을 원하는 동일 패턴으로 패터닝한다. 여기서, 도전층(13)은 통상 Ti/TiN층으로 구성하고, 도전층(15)은 알루미늄층과 그 위의 캡층용 TiN층으로 구성한다.Subsequently, the first conductive layer 13 for fuses and the final second conductive layer 15 are laminated on the interlayer insulating film 11 to a thickness of T1, and the conductive layers 13 and 15 are the same pattern as desired. Pattern with. Here, the conductive layer 13 is usually composed of a Ti / TiN layer, and the conductive layer 15 is composed of an aluminum layer and a TiN layer for a cap layer thereon.
그런 다음, 종래와는 달리 퓨즈 리페어부의 도전층(15)의 양 측벽에 스페이서(18)를 형성하지 않고 퓨즈 리페어부를 노출하고 나머지 퓨즈 언리페어부를 커버하는 식각마스크로서 감광막(19)의 패턴을 상기 결과 구조물 상에 형성한다.Then, unlike the conventional art, the pattern of the photosensitive film 19 is described as an etch mask that exposes the fuse repair portion and covers the remaining fuse unrepair portion without forming spacers 18 on both sidewalls of the conductive layer 15 of the fuse repair portion. Form on the resulting structure.
도 6을 참조하면, 감광막(19)의 패턴이 형성 완료되고 나면, 감광막(19)의 패턴을 마스크로 이용하여 퓨즈 리페어부의 노출된 도전층(15)의 두께(T1)를 두께(T2)로 줄이도록 건식식각공정에 의해 부분 식각한다. 이는 건식식각공정으로 도전층(15)을 전부 식각하는 경우, 그 아래의 도전층(13)이 손상되기 쉽기 때문이다.Referring to FIG. 6, after the formation of the photoresist film 19 is completed, the thickness T1 of the exposed conductive layer 15 of the fuse repair part may be the thickness T2 by using the photoresist 19 pattern as a mask. Partial etching by dry etching process to reduce. This is because when the entire conductive layer 15 is etched by the dry etching process, the conductive layer 13 below is easily damaged.
도 7을 참조하면, 그런 다음, 감광막(19)의 패턴을 마스크로 계속 이용하여 상기 남은 도전층(15)을 그 아래의 도전층(13)이 노출될 때까지 습식식각공정에 의해 식각한다.Referring to FIG. 7, the remaining conductive layer 15 is then etched by a wet etching process until the remaining conductive layer 15 is exposed using the pattern of the photosensitive film 19 as a mask.
도 8을 참조하면, 퓨즈 리페어부의 도전층(13)이 노출되고 나면, 감광막(19)의 패턴을 제거하여 퓨즈 언리페어부의 도전층(15)을 노출시킨다. 마지막으로, 퓨즈 리페어부의 도전층(13)과 퓨즈 언리페어부의 도전층(15)을 포함한 반도체기판의 전면에 제 1 보호막(17)과 그 위의 최종 보호막(21)을 적층하여 본 발명의 공정을 완료한다.Referring to FIG. 8, after the conductive layer 13 of the fuse repair unit is exposed, the pattern of the photosensitive film 19 is removed to expose the conductive layer 15 of the fuse unrepair unit. Finally, the first protective film 17 and the final protective film 21 thereon are laminated on the entire surface of the semiconductor substrate including the conductive layer 13 of the fuse repair part and the conductive layer 15 of the fuse unrepair part. To complete.
따라서, 퓨즈 리페어부의 퓨즈용 도전층을 노출한 후 제 1 보호막과 최종 보호막을 반도체기판의 전면에 적층하므로 퓨즈 리페어부의 상측에 오버행 구조를 갖는 보호막의 부분이 전혀 형성되지 않는데 이는 퓨즈 리페어부의 퓨즈가 종래에 비하여 많이 레이저빔에 노출되는 면적의 확대를 가져오고 부정합 마진을 확대하여 나아가 퓨즈 리페어의 정확성을 향상시킨다.Therefore, since the first protective film and the final protective film are laminated on the entire surface of the semiconductor substrate after exposing the conductive conductive layer for the fuse of the fuse repair part, no portion of the protective film having an overhang structure is formed on the upper side of the fuse repair part. Compared with the prior art, the area exposed to the laser beam is increased, and the mismatch margin is increased to further improve the accuracy of the fuse repair.
이상에서 살펴본 바와 같이, 본 발명에 의한 반도체소자의 제조방법은 반도체기판의 최종 층간절연막 상에 퓨즈용 제 1 도전층과 그 위에 최종의 제 2 도전층을 적층하고 이들을 원하는 동일 패턴으로 형성하고, 상기 반도체기판의 퓨즈 리페어부를 노출하고 퓨즈 언리페어부를 커버하는 식각 마스크를 이용하여 상기 퓨즈 리페어부의 제 2 도전층만을 일부 두께만큼 남도록 건식식각한 후 상기 남은 제 2 도전층을 그 아래의 제 1 도전층이 노출될 때까지 습식식각한다. 그 다음에 상기 감광막의 패턴을 제거하고 상기 노출된 제 1 도전층을 포함한 반도체기판의 전면에 제 1 보호막과 그 위의 최종 보호막을 적층한다.As described above, in the method of manufacturing a semiconductor device according to the present invention, a first conductive layer for a fuse and a final second conductive layer are laminated on a final interlayer insulating film of a semiconductor substrate, and the same is formed in a desired pattern. After etching by dry etching only the second conductive layer of the fuse repair part by a thickness using an etch mask that exposes the fuse repair part of the semiconductor substrate and covers the fuse unrepair part, the remaining second conductive layer is disposed under the first conductive layer. Wet etch until the layer is exposed. Then, the pattern of the photoresist film is removed, and a first protective film and a final protective film thereon are stacked on the entire surface of the semiconductor substrate including the exposed first conductive layer.
따라서, 본 발명은 퓨즈 리페어부의 퓨즈용 제 1 도전층 상측으로 오버행 구조를 갖는 보호막의 부분을 전혀 형성하지 않으므로 레이저빔에 의해 노출되는 퓨즈의 면적을 확대하여 퓨즈 리페어 때의 부정합 마진을 확대하고 리페어의 정확성을 향상시킨다.Therefore, the present invention does not form any portion of the protective film having an overhang structure above the first conductive layer for fuses in the fuse repair portion, thereby increasing the area of the fuse exposed by the laser beam to enlarge the mismatch margin during fuse repair and repair. Improves its accuracy.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .
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| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019990054420A KR20010053873A (en) | 1999-12-02 | 1999-12-02 | method for manufacturing semiconductor devices |
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ID=19623155
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|---|---|---|---|
| KR1019990054420A KR20010053873A (en) | 1999-12-02 | 1999-12-02 | method for manufacturing semiconductor devices |
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| Country | Link |
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| KR (1) | KR20010053873A (en) |
Cited By (3)
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- 1999-12-02 KR KR1019990054420A patent/KR20010053873A/en not_active Application Discontinuation
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |