KR20010048006A - Master clock generating apparatus and method therefore in multi-mode communication handset - Google Patents

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정수훈
이재민
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윤종용
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Abstract

PURPOSE: An apparatus and method for generating master clock in a multi-mode communication terminal equipment is provided to reduce size of hardware and implement the apparatus at low cost. CONSTITUTION: An apparatus for generating master clock in a multi-mode communication terminal equipment has a reference frequency generator, a phase locked loop and a variable frequency oscillator. The reference frequency generator(201) generates the reference frequency in the basis of automatic frequency control(AFC) signal. The phase lock loop(PLL)(202) oscillates the frequency determined by phase locked loop(PLL) data in the basis of the reference frequency. The variable frequency oscillator(203, 204) varies the range of the frequency oscillated by the phase locked loop and oscillates the frequency of the varied range to output it for generation of master clock.

Description

다중모드 통신단말기의 마스터 클럭 발생장치 및 방법 {MASTER CLOCK GENERATING APPARATUS AND METHOD THEREFORE IN MULTI-MODE COMMUNICATION HANDSET}Master clock generator and method of multi-mode communication terminal {MASTER CLOCK GENERATING APPARATUS AND METHOD THEREFORE IN MULTI-MODE COMMUNICATION HANDSET}

본 발명은 다중모드 통신단말기에 관한 것으로, 특히 각 모드에 필요한 주파수를 생성하기 위한 마스터 클럭을 발생하는 장치 및 방법에 관한 것이다.The present invention relates to a multimode communication terminal, and more particularly, to an apparatus and method for generating a master clock for generating a frequency required for each mode.

전형적인 통신단말기는 단일모드만을 지원하는 형태이었으며, 내부적으로는 해당하는 모드의 동작 주파수를 결정하기 위해 하나의 마스터 클럭(Master Clock)을 발생시켜 사용하고 있다. 마스터 클럭의 발생에는 하나의 기준주파수 발생기(VCTCXO: Voltage Controlled Crystal Oscillator)와, 하나의 마스터 클럭 주파수 합성기(Master Clock Frequency Synthesizer)가 이용되고 있다.A typical communication terminal only supports a single mode, and internally, a master clock is generated and used to determine an operating frequency of a corresponding mode. One reference frequency generator (VCTCXO) and one master clock frequency synthesizer (Master Clock Frequency Synthesizer) are used to generate the master clock.

한편, 통신단말기는 단일모드에서 2가지 이상의 모드를 지원하는 형태로 발전하고 있는 추세에 있다. 일예로, CDMA(Code Division Multiple Access) 셀룰러(Cellular) 대역(Band)과, PCS (Personal Communication Services) 대역을 지원하는 이중모드 통신단말기가 이미 연구된 바 있다. 그러나 이러한 이중모드 통신단말기의 경우에도 대역폭(Bandwidth)이 동일하기 때문에 마스터 클럭 역시 하나만을 사용하고 있다. 도 1은 CDMA 셀룰러 대역과 PCS 대역을 동시에 지원하는 이중모드 통신단말기의 마스터 클럭 발생장치의 구성을 보여주는 도면이다. 상기 도 1에 도시된 바와 같이, 하나의 마스터 클럭을 위하여 하나의 VCTCXO 101과, 주파수 합성기(Frequency Synthesizer) 102가 포함된다. 이때 주파수 합성기 102는 칩수×8의 마스터 클럭(Chip×8 Master Clock)을 발생하며, 512/1025 주파수 분주기로 구현될 수 있다. 즉, 종래 기술에 따른 마스터 클럭 발생장치는 기준주파수로부터 하나의 마스터 클럭만을 발생시키고 있다.On the other hand, the communication terminal is developing in the form of supporting two or more modes in a single mode. For example, a dual mode communication terminal supporting a Code Division Multiple Access (CDMA) cellular band and a PCS band have already been studied. However, the dual mode communication terminal uses only one master clock since the bandwidth is the same. 1 is a diagram illustrating a configuration of a master clock generator of a dual mode communication terminal supporting a CDMA cellular band and a PCS band simultaneously. As shown in FIG. 1, one VCTCXO 101 and a frequency synthesizer 102 are included for one master clock. In this case, the frequency synthesizer 102 generates a chip × 8 master clock and may be implemented with a 512/1025 frequency divider. That is, the conventional master clock generator generates only one master clock from the reference frequency.

이와 달리, IMT(International Mobile Telecommunication)2000 규격에 따른 차세대 통신단말기는 서비스 지역과 서비스 업체에 따라 데이터의 칩 레이트(chip rate)가 다르기 때문에 2가지 이상의 다중모드(Multi-Mode)를 지원하는 형태로 연구될 필요가 있다. 예를 들어, 차세대 통신단말기는 기존의 PDC(Personal Digital Cellular)방식과 일본형 WCDMA(Wide band CDMA)방식의 이중모드와, GSM(Global System for Mobile communication)방식과 유럽형 WCDMA(UMTS: Universal Mobile Telecommunication System)방식의 이중모드를 지원하여야 하는 경우를 고려하여야 한다. 뿐만 아니라 IMT2000 서비스에는 1.2288Mcps(CDMA2000 1X), 3.6864Mcps (1.2288Mcps×3, CDMA2000 3X), 3.84 Mcps(CDMA2000 3X), 4.096Mcps(UMTS, 일본형 WCDMA) 등이 사용되므로, 차세대 통신단말기는 이러한 칩 레이트들을 동시에 지원할 수 있도록 설계될 필요가 있다.In contrast, the next-generation communication terminal according to the International Mobile Telecommunication (IMT) 2000 standard supports two or more multi-modes because chip rates of data vary according to service areas and service providers. It needs to be studied. For example, next-generation communication terminals are dual mode of conventional PDC (Personal Digital Cellular) and Japanese Wide Band CDMA (WCDMA), Global System for Mobile communication (GSM) and European Universal Telecommunication (WTSDMA). Consideration should be given to the case where a dual-mode system is to be supported. In addition, the IMT2000 service uses 1.2288 Mcps (CDMA2000 1X), 3.6864 Mccps (1.2288 Mccps × 3, CDMA2000 3X), 3.84 Mcps (CDMA2000 3X), 4.096 Mccps (UMTS, Japanese WCDMA). It needs to be designed to support chip rates simultaneously.

이러한 필요가 있음에도 불구하고, 도 1에 도시된 바와 같은 종래 기술에 따른 장치를 이용하게 되면, 여러개의 마스터 클럭 각각에 대한 기준주파수 발생기가 구비되어야 한다. 따라서 통신단말기의 하드웨어적인 구성 측면에서 크기가 커지고, 또한 가격도 상승한다는 단점이 있다. 이러한 단점은 보다 나은 서비스를 위해 제안된 IMT2000과 같은 차세대 통신단말기의 경쟁력을 기존의 상용 통신단말기에 비해 저하시키는 것이다.Despite this need, using the prior art device as shown in FIG. 1, a reference frequency generator for each of the multiple master clocks should be provided. Therefore, the size of the hardware configuration of the communication terminal has a disadvantage that the size is also increased. This disadvantage is to reduce the competitiveness of the next generation communication terminal, such as IMT2000 proposed for better service compared to the conventional commercial communication terminal.

따라서 본 발명의 목적은 차세대 통신단말기의 하드웨어적인 크기를 줄일 수 있는 마스터 클럭 발생장치 및 방법을 제공함에 있다.Accordingly, an object of the present invention is to provide an apparatus and method for generating a master clock capable of reducing the hardware size of a next-generation communication terminal.

본 발명의 다른 목적은 차세대 통신단말기를 저렴한 가격으로 구현할 수 있는 마스터 클럭 발생장치 및 방법을 제공함에 있다.Another object of the present invention is to provide an apparatus and method for generating a master clock capable of implementing next-generation communication terminals at low cost.

본 발명의 또 다른 목적은 차세대 통신단말기가 기존의 상용 통신단말기에 비해 경쟁력을 가질 수 있도록 하는 마스터 클럭 발생장치 및 방법을 제공함에 있다.It is still another object of the present invention to provide a master clock generator and method for allowing a next generation communication terminal to have a competitive edge over a conventional commercial communication terminal.

이러한 목적들을 달성하기 위한 본 발명은 복수의 마스터 클럭을 필요로 하는 통신단말기의 마스터 클럭 발생장치를 향한 것으로, 기준주파수 발생기는 자동주파수제어(AFC)신호에 따라 기준주파수를 발생한다. 위상동기루프(PLL)는 제공되는 위상동기루프(PLL) 데이터에 의해 결정되는 주파수를 상기 기준주파수를 기준으로 하여 발진한다. 가변 주파수 발진기는 상기 PLL에 의해 발진된 주파수의 범위를 가변시켜 가변된 범위의 주파수를 발진한다. 주파수 합성기는 상기 가변 주파수를 입력하여 칩레이트에 따른 마스터 클럭으로 발생한다.The present invention for achieving the above object is directed to a master clock generator of a communication terminal that requires a plurality of master clock, the reference frequency generator generates a reference frequency according to the automatic frequency control (AFC) signal. The phase locked loop (PLL) oscillates a frequency determined by the provided phase locked loop (PLL) data based on the reference frequency. The variable frequency oscillator oscillates a range of frequencies by varying the range of frequencies oscillated by the PLL. The frequency synthesizer generates the master clock according to the chip rate by inputting the variable frequency.

일예로, 상기 기준주파수 발생기는, WCDMA, UMTS, CDMA2000 1X 및 CDMA2000 3X 방식중 적어도 2가지 이상의 방식을 지원하기 위한 기준주파수를 발생할 수 있다.For example, the reference frequency generator may generate a reference frequency for supporting at least two or more of the WCDMA, UMTS, CDMA2000 1X, and CDMA2000 3X schemes.

다른 예로, 상기 기준주파수 발생기는, WCDMA, UMTS, GSM, CDMA2000 1X 및 CDMA2000 3X 방식중 적어도 2가지 이상의 방식을 지원하기 위한 기준주파수를 발생할 수 있다.As another example, the reference frequency generator may generate a reference frequency for supporting at least two or more of the WCDMA, UMTS, GSM, CDMA2000 1X, and CDMA2000 3X methods.

또 다른 예로, 상기 기준주파수 발생기는, WCDMA, UMTS, PDC, CDMA2000 1X 및 CDMA2000 3X 방식중 적어도 2가지 이상의 방식을 지원하기 위한 기준주파수를 발생할 수 있다.As another example, the reference frequency generator may generate a reference frequency for supporting at least two of the WCDMA, UMTS, PDC, CDMA2000 1X, and CDMA2000 3X methods.

도 1은 종래 기술에 따른 마스터 클럭 발생장치의 구성도.1 is a block diagram of a master clock generator according to the prior art.

도 2는 본 발명의 일 실시 예에 따른 마스터 클럭 발생장치의 구성도.2 is a block diagram of a master clock generator according to an embodiment of the present invention.

도 3은 본 발명의 다른 실시 예에 따른 마스터 클럭 발생장치의 구성도.3 is a block diagram of a master clock generator according to another embodiment of the present invention.

도 4는 본 발명의 또 다른 실시 예에 따른 마스터 클럭 발생장치의 구성도.4 is a block diagram of a master clock generator according to another embodiment of the present invention.

도 5는 도 2 내지 도 4에 도시된 탱크회로의 구현 예에 따른 구성도.5 is a configuration diagram according to an embodiment of the tank circuit shown in FIGS. 2 to 4.

이하 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의 내려진 용어들로서 이는 사용자 또는 칩 설계자의 의도 또는 관례 등에 따라 달라질 수 있으므로, 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.DETAILED DESCRIPTION A detailed description of preferred embodiments of the present invention will now be described with reference to the accompanying drawings. In the following description of the present invention, if it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. The terms to be described below are terms defined in consideration of functions in the present invention, and may be changed according to the intention or custom of a user or a chip designer, and the definitions should be made based on the contents throughout the present specification.

본 발명에 따른 마스터 클럭 발생장치는 하나의 기준주파수 발생기와, 주파수 합성기를 포함하여 이루어지면서도, 복수의 마스터 클럭을 제공할 수 있도록 한 것이다. 이러한 본 발명에 따른 마스터 클럭 발생장치는 도 2, 도 3 및 도 4에 도시된 바와 같이 구현될 수 있으며, IMT2000 규격에 따른 서비스를 위한 다중모드 마스터 클럭을 제공할 수 있다.The master clock generator according to the present invention includes a reference frequency generator and a frequency synthesizer, and can provide a plurality of master clocks. Such a master clock generator according to the present invention can be implemented as shown in Figures 2, 3 and 4, can provide a multi-mode master clock for the service according to the IMT2000 standard.

상기 도 2 내지 도 4를 참조하면, 다중모드 마스터 클럭 주파수 발생기는 기준주파수 발생기(VCTCXO: Voltage Controlled Crystal Oscillator)와, 위상동기루프(PLL: Phase Locked Loop)와, 탱크(Tank)회로와, 전압제어발진기(VCO: Voltage Controlled Oscillator)를 포함하여 이루어진다. 상기 기준주파수 발생기는 자동주파수제어(AFC: Automatic Frequency Control) 신호에 따라 기준주파수를 발생한다. 상기 PLL은 PLL클럭(Clock), PLL데이터(Data), PLL인에이블(Enable)신호를 입력받으며, 상기 PLL 데이터에 의해 결정되는 주파수를 상기 기준주파수 발생기에 의해 발생된 기준주파수를 기준으로 하여 발진한다. 상기 탱크회로는 상기 PLL에 의해 발진된 주파수의 범위를 가변시키기 위해 전압을 제어한다. 상기 VCO는 상기 탱크회로에 의해 가변된 범위의 주파수를 발진하여 이 주파수를 마스터 클럭의 발생을 위해 출력한다. 이때 VCO는 59.04MHz(3.6864MHz×8×1025/512), 61.5MHz (3.84MHz×8×1025/512), 65.6MHz(4.096MHz×8×1025/512)의 모든 마스터 클럭 주파수 범위에서 발진이 가능하다. 여기서 3.6864 및 3.84는 IMT2000 서비스중 CDMA2000 3X에 따른 칩 레이트를 의미하고, 4.096은 UMTS와 WCDMA에 따른 칩 레이트를 의미한다.2 to 4, the multi-mode master clock frequency generator includes a voltage controlled crystal oscillator (VCTCXO), a phase locked loop (PLL), a tank circuit, and a voltage. It includes a voltage controlled oscillator (VCO). The reference frequency generator generates a reference frequency according to an Automatic Frequency Control (AFC) signal. The PLL receives a PLL clock, a PLL data, and a PLL enable signal, and oscillates the frequency determined by the PLL data based on a reference frequency generated by the reference frequency generator. do. The tank circuit controls the voltage to vary the range of frequencies oscillated by the PLL. The VCO oscillates a frequency in a range varied by the tank circuit and outputs this frequency for generation of a master clock. The VCO oscillates across all master clock frequency ranges of 59.04 MHz (3.6864 MHz × 8 × 1025/512), 61.5 MHz (3.84 MHz × 8 × 1025/512), and 65.6 MHz (4.096 MHz × 8 × 1025/512). It is possible. Here, 3.6864 and 3.84 denote chip rates according to CDMA2000 3X among IMT2000 services, and 4.096 denote chip rates according to UMTS and WCDMA.

도 2는 본 발명의 일 실시 예에 따른 마스터 클럭 발생장치의 구성을 보여주는 도면이다.2 is a diagram illustrating a configuration of a master clock generator according to an embodiment of the present invention.

상기 도 2를 참조하면, 본 발명의 일 실시 예에 따른 마스터 클럭 발생장치는 기준주파수 발생기(VCTCXO) 201, PLL 202, 탱크회로 203, VCO 204로 이루어지는 다중모드 마스터 클럭 주파수 발생기 200을 포함한다. 상기 기준주파수 발생기 201은 제어부로서의 역할을 하는 모뎀 206으로부터의 AFC 제어신호에 따라 19.68MHz의 기준주파수를 발생한다. 상기 AFC 제어신호는 Chip ×8 주파수가 정확하게 유지되도록 제어하는 신호이다. 이렇게 발생된 기준주파수는 IMT2000 규격 통신단말기의 고주파/중간주파(RF/IF: Radio Frequency/Intermediate Frequency) 주파수 합성기로 제공된다. 구체적으로 말하면, 상기 발생된 기준주파수는 WCDMA, UMTS, CDAM 1X, CDMA 3X 방식의 통신단말기의 RF/IF 주파수 합성기로 제공된다.Referring to FIG. 2, the master clock generator according to an embodiment of the present invention includes a multi-mode master clock frequency generator 200 including a reference frequency generator (VCTCXO) 201, a PLL 202, a tank circuit 203, and a VCO 204. The reference frequency generator 201 generates a reference frequency of 19.68 MHz according to the AFC control signal from the modem 206 serving as a controller. The AFC control signal is a signal for controlling the Chip × 8 frequency to be maintained accurately. The generated reference frequency is provided to a radio frequency / intermediate frequency (RF / IF) frequency synthesizer of an IMT2000 standard communication terminal. Specifically, the generated reference frequency is provided to the RF / IF frequency synthesizer of the communication terminal of the WCDMA, UMTS, CDAM 1X, CDMA 3X system.

상기 PLL 202는 상기 모뎀 206으로부터 PLL 인에이블신호가 인가되는 경우 인에이블되며, 상기 모뎀 206으로부터 제공되는 PLL 데이터에 의해 결정되는 주파수를 상기 기준주파수를 기준으로 하여 발진한다. 이때 PLL 202의 발진 동작을 위해 상기 모뎀 206은 PLL 클럭을 상기 PLL 202로 또한 제공한다. 탱크회로 203은 후술될 도 5에 도시된 바와 같이 구성되어 상기 PLL 202에 의해 발진된 주파수의 범위를 가변시켜 가변된 범위의 주파수를 발진한다. 이때 탱크회로 203은 상기 PLL 202에 의해 발진된 주파수를 20% 범위내에서 가변시킨다. 예를 들면, 상기 탱크회로 203은 63MHz를 중심으로 +/-6MHz 범위내에서 가변시켜 57MHz∼69MHz의 가변 범위를 가지는 주파수가 출력되도록 전압을 제어한다. 상기 VCO 204는 상기 탱크회로 203으로부터 출력되는 전압에 따라 59.04MHz(3.6864MHz ×8 ×1025/512), 61.5MHz(3.84MHz ×8 ×1025/512), 65.6MHz(4.096MHz ×8 ×1025/512)의 모든 마스터 클럭 주파수 범위내에서 발진이 가능한다.The PLL 202 is enabled when a PLL enable signal is applied from the modem 206, and oscillates a frequency determined by the PLL data provided from the modem 206 based on the reference frequency. At this time, the modem 206 also provides a PLL clock to the PLL 202 for the oscillation operation of the PLL 202. The tank circuit 203 is configured as shown in FIG. 5 to be described later to vary the range of frequencies oscillated by the PLL 202 to oscillate a variable range of frequencies. At this time, the tank circuit 203 varies the frequency oscillated by the PLL 202 within 20% range. For example, the tank circuit 203 controls the voltage so that a frequency having a variable range of 57 MHz to 69 MHz is output by varying the range of +/- 6 MHz around 63 MHz. The VCO 204 is 59.04 MHz (3.6864 MHz × 8 × 1025/512), 61.5 MHz (3.84 MHz × 8 × 1025/512), 65.6 MHz (4.096 MHz × 8 × 1025 / according to the voltage output from the tank circuit 203 Oscillation is possible within all master clock frequency ranges of 512).

주파수 합성기 205는 상기 VCO 204로부터의 출력 주파수를 입력하여 칩 레이트에 따른 마스터 클럭(Master Clock)을 발생한다. 이때 주파수 합성기 205는 칩수 ×8 (Chip ×8)의 마스터 클럭을 출력하는 것으로, 512/1025 분주기로 구현될 수 있다. 상기 주파수 합성기 205에 의해 발생된 마스터 클럭은 아날로그/디지털변환기(ADC: Analog-to-Digital Converter) 207,208의 클럭 주파수로 제공되고, 또한 모뎀 206으로 제공되어 모뎀 내부의 신호 처리를 위한 클럭 주파수로 사용되고, 디지털/아날로그변환기(DAC: Digital-to-Analog Converter) 209,210의 클럭 주파수를 제공하기 위한 기준 주파수로 사용된다.The frequency synthesizer 205 inputs the output frequency from the VCO 204 to generate a master clock according to the chip rate. In this case, the frequency synthesizer 205 outputs a master clock of chip number × 8 (Chip × 8), and may be implemented as a 512/1025 divider. The master clock generated by the frequency synthesizer 205 is provided at a clock frequency of analog-to-digital converter (ADC) 207,208, and is also provided to the modem 206 to be used as a clock frequency for signal processing in the modem. It is used as a reference frequency to provide a clock frequency of 209,210 of the Digital-to-Analog Converter (DAC).

위에서 설명한 바와 같은 마스터 클럭 발생장치는 IMT2000 서비스중 CDMA2000 1X (1.2288Mcps), CDMA2000 3X (3.6864Mcps=1.2288Mcps ×3, 3.84Mcps), UMTS와 WCDMA(4.096Mcps)의 칩 레이트를 동시에 지원할 수 있는 마스터 클럭 주파수를 발생한다. 즉, 본 발명이 일 실시 예에 따른 마스터 클럭 발생장치는 WCDMA, UMTS, CDMA2000 1X, CDMA2000 3X 방식중 2가지, 3가지 또는 4가지 방식의 모드를 지원하기 위한 마스터 클럭 주파수의 발생을 가능하게 한다. 또한 상기 마스터 클럭 발생장치는 RF/IF 주파수 합성기의 기준주파수로 사용될 기준주파수를 발생한다. 이때 기준주파수는 19.68MHz를 사용하여 59.04MHz, 61.5MHz, 65.6MHz의 주파수를 선정할 수 있는 PLL의 비교주파수는 충분히 존재한다. 상기 19.68MHz의 기준주파수는 현재 CDMA와 PCS에서 사용하고 있는 주파수이다.The master clock generator as described above is capable of simultaneously supporting chip rates of CDMA2000 1X (1.2288Mcps), CDMA2000 3X (3.6864Mcps = 1.2288Mcps × 3, 3.84Mcps), UMTS and WCDMA (4.096Mcps) among IMT2000 services. Generate a clock frequency. That is, the master clock generator according to an embodiment of the present invention enables the generation of a master clock frequency to support two, three, or four modes of WCDMA, UMTS, CDMA2000 1X, and CDMA2000 3X modes. . In addition, the master clock generator generates a reference frequency to be used as a reference frequency of the RF / IF frequency synthesizer. At this time, there is enough comparison frequency of PLL to select frequencies of 59.04MHz, 61.5MHz, and 65.6MHz using 19.68MHz. The reference frequency of 19.68 MHz is a frequency currently used by CDMA and PCS.

도 3은 본 발명의 다른 실시 예에 따른 마스터 클럭 발생장치의 구성을 보여주는 도면이다.3 is a diagram illustrating a configuration of a master clock generator according to another embodiment of the present invention.

상기 도 3을 참조하면, 본 발명의 다른 실시 예에 따른 마스터 클럭 발생장치는 기준주파수 발생기(VCTCXO) 301, PLL 302, 탱크회로 303, VCO 304로 이루어지는 다중모드 마스터 클럭 주파수 발생기 300을 포함한다. 상기 기준주파수 발생기 301은 제어부로서의 역할을 하는 모뎀 306으로부터의 AFC 제어신호에 따라 13MHz의 기준주파수를 발생한다. 상기 AFC 제어신호는 Chip ×8 주파수가 정확하게 유지되도록 제어하는 신호이다. 이렇게 발생된 기준주파수는 IMT2000 규격 통신단말기의 고주파/중간주파(RF/IF: Radio Frequency/Intermediate Frequency) 주파수 합성기, GSM 주파수 합성기/GSM 마스터 클럭 발생기로 제공된다.Referring to FIG. 3, a master clock generator according to another embodiment of the present invention includes a multi-mode master clock frequency generator 300 including a reference frequency generator (VCTCXO) 301, a PLL 302, a tank circuit 303, and a VCO 304. The reference frequency generator 301 generates a reference frequency of 13 MHz according to the AFC control signal from the modem 306 serving as a controller. The AFC control signal is a signal for controlling the Chip × 8 frequency to be maintained accurately. The reference frequency generated is provided to a radio frequency / intermediate frequency (RF / IF) frequency synthesizer and a GSM frequency synthesizer / GSM master clock generator of an IMT2000 standard communication terminal.

상기 PLL 302는 상기 모뎀 306으로부터 PLL 인에이블신호가 인가되는 경우 인에이블되며, 상기 모뎀 306으로부터 제공되는 PLL 데이터에 의해 결정되는 주파수를 상기 기준주파수를 기준으로 하여 발진한다. 이때 PLL 302의 발진 동작을 위해 상기 모뎀 306은 PLL 클럭을 상기 PLL 302로 또한 제공한다. 탱크회로 303은 후술될 도 5에 도시된 바와 같이 구성되어 상기 PLL 302에 의해 발진된 주파수의 범위를 가변시켜 가변된 범위의 주파수를 발진한다. 이때 탱크회로 303은 상기 PLL 302에 의해 발진된 주파수를 20% 범위내에서 가변시킨다. 예를 들면, 상기 탱크회로 303은 63MHz를 중심으로 +/-6MHz 범위내에서 가변시켜 57MHz∼69MHz의 가변 범위를 가지는 주파수가 출력되도록 전압을 제어한다. 상기 VCO 304는 상기 탱크회로 303으로부터 출력되는 전압에 따라 59.04MHz(3.6864MHz ×8 ×1025/512), 61.5MHz(3.84MHz ×8 ×1025/512), 65.6MHz(4.096MHz ×8 ×1025/512)의 모든 마스터 클럭 주파수 범위내에서 발진이 가능한다.The PLL 302 is enabled when a PLL enable signal is applied from the modem 306, and oscillates a frequency determined by the PLL data provided from the modem 306 based on the reference frequency. At this time, the modem 306 also provides a PLL clock to the PLL 302 for the oscillation operation of the PLL 302. The tank circuit 303 is configured as shown in FIG. 5 to be described later to vary a range of frequencies oscillated by the PLL 302 to oscillate a variable range of frequencies. At this time, the tank circuit 303 varies the frequency oscillated by the PLL 302 within 20% range. For example, the tank circuit 303 controls the voltage so that a frequency having a variable range of 57 MHz to 69 MHz is output by varying the range of +/- 6 MHz around 63 MHz. The VCO 304 is 59.04 MHz (3.6864 MHz × 8 × 1025/512), 61.5 MHz (3.84 MHz × 8 × 1025/512), 65.6 MHz (4.096 MHz × 8 × 1025 / according to the voltage output from the tank circuit 303 Oscillation is possible within all master clock frequency ranges of 512).

주파수 합성기 305는 상기 VCO 304로부터의 출력 주파수를 입력하여 칩 레이트에 따른 마스터 클럭(Master Clock)을 발생한다. 이때 주파수 합성기 305는 칩수 ×8 (Chip ×8)의 마스터 클럭을 출력하는 것으로, 512/1025 분주기로 구현될 수 있다. 상기 주파수 합성기 305에 의해 발생된 마스터 클럭은 아날로그/디지털변환기(ADC: Analog-to-Digital Converter) 307,308의 클럭 주파수로 제공되고, 또한 모뎀 306으로 제공되어 모뎀 내부의 신호 처리를 위한 클럭 주파수로 사용되고, 디지털/아날로그변환기(DAC: Digital-to-Analog Converter) 309,310의 클럭 주파수를 제공하기 위한 기준 주파수로 사용된다.The frequency synthesizer 305 inputs the output frequency from the VCO 304 to generate a master clock according to the chip rate. In this case, the frequency synthesizer 305 outputs a master clock of chip number × 8 (Chip × 8), and may be implemented as a 512/1025 divider. The master clock generated by the frequency synthesizer 305 is provided at a clock frequency of an analog-to-digital converter (ADC) 307,308, and is also provided to a modem 306 to be used as a clock frequency for signal processing in the modem. It is used as a reference frequency to provide a clock frequency of 309,310 Digital-to-Analog Converter (DAC).

위에서 설명한 바와 같은 마스터 클럭 발생장치는 IMT2000 서비스중 CDMA2000 1X, CDMA2000 3X, UMTS와 WCDMA, GSM의 칩 레이트를 동시에 지원할 수 있는 마스터 클럭 주파수를 발생한다. 즉, 본 발명이 다른 실시 예에 따른 마스터 클럭 발생장치는 WCDMA, UMTS, GSM, CDMA2000 1X, CDMA2000 3X 방식중 2가지, 3가지, 4가지 또는 5가지 방식의 모드를 지원하기 위한 마스터 클럭 주파수의 발생을 가능하게 한다. 또한 상기 마스터 클럭 발생장치는 RF/IF 주파수 합성기의 기준 주파수로 사용될 기준주파수를 발생한다. 이때 기준주파수로는 13MHz를 사용하는데, 이는 GSM에서 사용하는 기준주파수와 동일하기 때문이다.The master clock generator as described above generates a master clock frequency capable of simultaneously supporting chip rates of CDMA2000 1X, CDMA2000 3X, UMTS, WCDMA, and GSM among IMT2000 services. That is, the master clock generator according to another embodiment of the present invention provides a master clock frequency for supporting two, three, four, or five modes among WCDMA, UMTS, GSM, CDMA2000 1X, and CDMA2000 3X methods. Enable generation. The master clock generator also generates a reference frequency to be used as a reference frequency of the RF / IF frequency synthesizer. At this time, 13MHz is used as the reference frequency because it is the same as the reference frequency used in GSM.

도 4는 본 발명의 또 다른 실시 예에 따른 마스터 클럭 발생장치의 구성을 보여주는 도면이다.4 is a diagram illustrating a configuration of a master clock generator according to another embodiment of the present invention.

상기 도 4를 참조하면, 본 발명의 또 다른 실시 예에 따른 마스터 클럭 발생장치는 기준주파수 발생기(VCTCXO) 401, PLL 402, 탱크회로 403, VCO 404로 이루어지는 다중모드 마스터 클럭 주파수 발생기 400을 포함한다. 상기 기준주파수 발생기 401은 제어부로서의 역할을 하는 모뎀 406으로부터의 AFC 제어신호에 따라 14.4/15MHz의 기준주파수를 발생한다. 상기 AFC 제어신호는 Chip ×8 주파수가 정확하게 유지되도록 제어하는 신호이다. 이렇게 발생된 기준주파수는 IMT2000 규격 통신단말기의 고주파/중간주파(RF/IF: Radio Frequency/Intermediate Frequency) 주파수 합성기, PDC(Personal Digital Cellular) 주파수합성기/마스터클럭 발생기로 제공된다.Referring to FIG. 4, a master clock generator according to another embodiment of the present invention includes a multi-mode master clock frequency generator 400 including a reference frequency generator (VCTCXO) 401, a PLL 402, a tank circuit 403, and a VCO 404. . The reference frequency generator 401 generates a reference frequency of 14.4 / 15 MHz according to the AFC control signal from the modem 406 serving as a controller. The AFC control signal is a signal for controlling the Chip × 8 frequency to be maintained accurately. The reference frequency generated is provided to a radio frequency / intermediate frequency (RF / IF) frequency synthesizer and a personal digital cellular (PDC) frequency synthesizer / master clock generator of an IMT2000 standard communication terminal.

상기 PLL 402는 상기 모뎀 406으로부터 PLL 인에이블신호가 인가되는 경우 인에이블되며, 상기 모뎀 406으로부터 제공되는 PLL 데이터에 의해 결정되는 주파수를 상기 기준주파수를 기준으로 하여 발진한다. 이때 PLL 402의 발진 동작을 위해 상기 모뎀 406은 PLL 클럭을 상기 PLL 402로 또한 제공한다. 탱크회로 403은 후술될 도 5에 도시된 바와 같이 구성되어 상기 PLL 402에 의해 발진된 주파수의 범위를 가변시켜 가변된 범위의 주파수를 발진한다. 이때 탱크회로 403은 상기 PLL 402에 의해 발진된 주파수를 20% 범위내에서 가변시킨다. 예를 들면, 상기 탱크회로 403은 63MHz를 중심으로 +/-6MHz 범위내에서 가변시켜 57MHz∼69MHz의 가변 범위를 가지는 주파수가 출력되도록 전압을 제어한다. 상기 VCO 404는 상기 탱크회로 403으로부터 출력되는 전압에 따라 59.04MHz(3.6864MHz ×8 ×1025/512), 61.5MHz(3.84MHz ×8 ×1025/512), 65.6MHz(4.096MHz ×8 ×1025/512)의 모든 마스터 클럭 주파수 범위내에서 발진이 가능한다.The PLL 402 is enabled when a PLL enable signal is applied from the modem 406, and oscillates a frequency determined by the PLL data provided from the modem 406 based on the reference frequency. The modem 406 also provides a PLL clock to the PLL 402 for the oscillation operation of the PLL 402. The tank circuit 403 is configured as shown in FIG. 5 to be described later to vary a range of frequencies oscillated by the PLL 402 to oscillate a variable range of frequencies. At this time, the tank circuit 403 varies the frequency oscillated by the PLL 402 within 20% range. For example, the tank circuit 403 controls the voltage so that a frequency having a variable range of 57 MHz to 69 MHz is output by varying the range of +/- 6 MHz around 63 MHz. The VCO 404 is 59.04 MHz (3.6864 MHz × 8 × 1025/512), 61.5 MHz (3.84 MHz × 8 × 1025/512), 65.6 MHz (4.096 MHz × 8 × 1025 / according to the voltage output from the tank circuit 403 Oscillation is possible within all master clock frequency ranges of 512).

주파수 합성기 405는 상기 VCO 404로부터의 출력 주파수를 입력하여 칩 레이트에 따른 마스터 클럭(Master Clock)을 발생한다. 이때 주파수 합성기 405는 칩수 ×8 (Chip ×8)의 마스터 클럭을 출력하는 것으로, 512/1025 분주기로 구현될 수 있다. 상기 주파수 합성기 405에 의해 발생된 마스터 클럭은 아날로그/디지털변환기(ADC: Analog-to-Digital Converter) 407,408의 클럭 주파수로 제공되고, 또한 모뎀 406으로 제공되어 모뎀 내부의 신호 처리를 위한 클럭 주파수로 사용되고, 디지털/아날로그변환기(DAC: Digital-to-Analog Converter) 409,410의 클럭 주파수를 제공하기 위한 기준 주파수로 사용된다.The frequency synthesizer 405 inputs the output frequency from the VCO 404 to generate a master clock according to the chip rate. In this case, the frequency synthesizer 405 outputs a master clock of chip number × 8 (Chip × 8), and may be implemented as a 512/1025 divider. The master clock generated by the frequency synthesizer 405 is provided at a clock frequency of analog-to-digital converter (ADC) 407,408, and is also provided to the modem 406 to be used as a clock frequency for signal processing in the modem. It is used as a reference frequency to provide a clock frequency of 409,410 Digital-to-Analog Converter (DAC).

위에서 설명한 바와 같은 마스터 클럭 발생장치는 IMT2000 서비스중 CDMA2000 1X, CDMA2000 3X, PDC, UMTS, WCDMA의 칩 레이트를 동시에 지원할 수 있는 마스터 클럭 주파수를 발생한다. 즉, 본 발명이 또 다른 실시 예에 따른 마스터 클럭 발생장치는 WCDMA, UMTS, PDC, CDMA2000 1X, CDMA2000 3X 방식중 2가지, 3가지, 4가지 또는 5가지 방식의 모드를 지원하기 위한 마스터 클럭 주파수의 발생을 가능하게 한다. 또한 상기 마스터 클럭 발생장치는 RF/IF 주파수 합성기의 기준 주파수로 사용될 기준주파수를 발생한다. 이때 기준주파수로는 14.4MHz나 15MHz를 사용하는데, 이는 PDC와의 호환이 가능하도록 한 것이다.The master clock generator as described above generates a master clock frequency that can simultaneously support the chip rates of CDMA2000 1X, CDMA2000 3X, PDC, UMTS, and WCDMA among IMT2000 services. That is, the master clock generator according to another embodiment of the present invention provides a master clock frequency for supporting two, three, four, or five modes among WCDMA, UMTS, PDC, CDMA2000 1X, and CDMA2000 3X methods. Enable the generation of The master clock generator also generates a reference frequency to be used as a reference frequency of the RF / IF frequency synthesizer. At this time, 14.4MHz or 15MHz is used as the reference frequency, which makes it compatible with PDC.

도 5는 도 2 내지 도 4에 도시된 탱크회로의 구성을 보다 구체적으로 보여주는 도면이다.5 is a view showing in more detail the configuration of the tank circuit shown in Figures 2 to 4.

상기 도 5를 참조하면, 탱크회로 503은 인덕터 L, 바렉터 다이오드 VD, 제1∼제3캐패시터 C1∼C3을 포함하여 이루어진다. 상기 인덕터 L은 PLL 502와 VCO 504의 사이에 접속된다. 상기 바렉터 다이오드 VD는 상기 PLL 502의 출력단과 접지단의 사이에 접속된다. 상기 제1캐패시터 C1은 상기 PLL 502와 상기 인덕터 L의 사이에 접속된다. 상기 제2캐패시터 C2는 상기 인덕터 L에 대해 병렬로 접속된다. 상기 제3캐패시터 C3은 상기 인덕터 L과 상기 VCO 504의 사이에 접속된다. 이러한 탱크회로 503은 원하는 클럭 주파수 범위의 발진주파수를 얻기 위하여 56∼68MHz까지 전압제어로 발진이 가능한 광대역 VCO 탱크회로이다. 이 탱크회로 503은 실제 20%정도의 가변발진 주파수, 즉 63MHz를 중심으로 +/-6MHz 가변 범위를 가지는 57∼69MHz의 주파수를 발진한다.Referring to FIG. 5, the tank circuit 503 includes an inductor L, a varistor diode VD, and first to third capacitors C1 to C3. The inductor L is connected between PLL 502 and VCO 504. The selector diode VD is connected between the output terminal of the PLL 502 and the ground terminal. The first capacitor C1 is connected between the PLL 502 and the inductor L. The second capacitor C2 is connected in parallel with the inductor L. The third capacitor C3 is connected between the inductor L and the VCO 504. The tank circuit 503 is a wideband VCO tank circuit capable of oscillating with voltage control from 56 to 68 MHz to obtain an oscillation frequency in a desired clock frequency range. This tank circuit 503 actually oscillates a variable oscillation frequency of about 20%, that is, a frequency of 57 to 69 MHz with a +/- 6 MHz variable range around 63 MHz.

상술한 바와 같이 본 발명은 UMTS, WCDMA, CDMA2000, GSM, PDC 등 다중모드를 지원하는 IMT2000 규격에 따른 차세대 통신단말기에서 칩 레이트가 다른 각 모드의 신호 처리를 위한 각각의 마스터 클럭 주파수를 하나의 기준주파수를 사용하여 마스터 클럭 주파수 발생기를 간단히 구현함과 동시에 칩 레이트가 서로 다른 다중모드 단말기의 구현을 간단히 하는 이점이 있다.As described above, the present invention provides one reference to each master clock frequency for signal processing in each mode having a different chip rate in a next-generation communication terminal based on the IMT2000 standard supporting multiple modes such as UMTS, WCDMA, CDMA2000, GSM, PDC, and the like. Using frequencies to simplify the implementation of the master clock frequency generator, while simplifying the implementation of multimode terminals with different chip rates.

한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.Meanwhile, in the detailed description of the present invention, specific embodiments have been described, but various modifications are possible without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be determined not only by the scope of the following claims, but also by the equivalents of the claims.

Claims (20)

통신단말기의 마스터 클럭 발생장치에 있어서,In the master clock generator of the communication terminal, 자동주파수제어(AFC)신호에 따라 기준주파수를 발생하는 기준주파수 발생기와,A reference frequency generator for generating a reference frequency according to an automatic frequency control (AFC) signal, 제공되는 위상동기루프(PLL) 데이터에 의해 결정되는 주파수를 상기 기준주파수를 기준으로 하여 발진하는 위상동기루프(PLL)와,A phase synchronous loop (PLL) for oscillating the frequency determined by the provided phase synchronous loop (PLL) data based on the reference frequency; 상기 위상동기루프에 의해 발진된 주파수의 범위를 가변시켜 가변된 범위의 주파수를 발진하여 마스터 클럭의 발생을 위해 출력하는 가변 주파수 발진기를 포함함을 특징으로 하는 마스터 클럭 발생장치.And a variable frequency oscillator for varying a range of frequencies oscillated by the phase-locked loop to oscillate a variable range of frequencies to output a master clock. 제1항에 있어서, 상기 가변 주파수 발진기는,The method of claim 1, wherein the variable frequency oscillator, 상기 PLL에 의해 발진된 주파수의 범위를 가변시키는 탱크회로와,A tank circuit for varying a range of frequencies oscillated by the PLL; 상기 탱크회로에 의해 가변된 범위의 주파수를 발진하는 전압제어발진기 (VCO)를 포함함을 특징으로 하는 마스터 클럭 발생장치.And a voltage controlled oscillator (VCO) for oscillating a frequency in a range varied by the tank circuit. 제2항에 있어서, 상기 탱크회로는 상기 PLL에 의해 발진된 주파수를 +/-6MHz 범위내에서 가변시키는 것을 특징으로 하는 마스터 클럭 발생장치.3. The master clock generator of claim 2, wherein the tank circuit varies the frequency oscillated by the PLL within a range of +/- 6 MHz. 제2항에 있어서, 상기 탱크회로는,The method of claim 2, wherein the tank circuit, 상기 PLL과 상기 VCO의 사이에 접속되는 인덕터와,An inductor connected between the PLL and the VCO, 상기 PLL의 출력단과 접지단의 사이에 접속되는 바렉터다이오드와,A varactor diode connected between the output terminal of the PLL and a ground terminal, 상기 PLL과 상기 인덕터의 사이에 접속되는 제1캐패시터와,A first capacitor connected between the PLL and the inductor; 상기 인덕터에 대해 병렬로 접속되는 제2캐패시터와,A second capacitor connected in parallel with the inductor; 상기 인덕터와 상기 VCO의 사이에 접속되는 제3캐패시터를 포함함을 특징으로 하는 마스터 클럭 발생장치.And a third capacitor connected between the inductor and the VCO. 제1항에 있어서, 상기 기준주파수 발생기는, WCDMA, UMTS, CDMA2000 1X 및 CDMA2000 3X 방식중 적어도 2가지 이상의 방식을 지원하기 위한 기준주파수를 발생하는 것을 특징으로 하는 마스터 클럭 발생장치.The master clock generator of claim 1, wherein the reference frequency generator generates a reference frequency for supporting at least two of the WCDMA, UMTS, CDMA2000 1X, and CDMA2000 3X methods. 제1항에 있어서, 상기 기준주파수 발생기는, WCDMA, UMTS, GSM, CDMA2000 1X 및 CDMA2000 3X 방식중 적어도 2가지 이상의 방식을 지원하기 위한 기준주파수를 발생하는 것을 특징으로 하는 마스터 클럭 발생장치.The master clock generator of claim 1, wherein the reference frequency generator generates a reference frequency for supporting at least two of the WCDMA, UMTS, GSM, CDMA2000 1X, and CDMA2000 3X methods. 제1항에 있어서, 상기 기준주파수 발생기는, WCDMA, UMTS, PDC, CDMA2000 1X 및 CDMA2000 3X 방식중 적어도 2가지 이상의 방식을 지원하기 위한 기준주파수를 발생하는 것을 특징으로 하는 마스터 클럭 발생장치.The master clock generator of claim 1, wherein the reference frequency generator generates a reference frequency for supporting at least two of the WCDMA, UMTS, PDC, CDMA2000 1X, and CDMA2000 3X methods. 통신단말기의 마스터 클럭 발생장치에 있어서,In the master clock generator of the communication terminal, 자동주파수제어(AFC)신호에 따라 기준주파수를 발생하는 기준주파수 발생기와,A reference frequency generator for generating a reference frequency according to an automatic frequency control (AFC) signal, 제공되는 위상동기루프(PLL) 데이터에 의해 결정되는 주파수를 상기 기준주파수를 기준으로 하여 발진하는 위상동기루프(PLL)와,A phase synchronous loop (PLL) for oscillating the frequency determined by the provided phase synchronous loop (PLL) data based on the reference frequency; 상기 위상동기루프에 의해 발진된 주파수의 범위를 가변시켜 가변된 범위의 주파수를 발진하는 가변 주파수 발진기와,A variable frequency oscillator for oscillating a frequency in a variable range by varying a range of frequencies oscillated by the phase-locked loop; 상기 가변 주파수를 입력하여 칩레이트에 따른 마스터 클럭으로 발생하는 주파수 합성기와,A frequency synthesizer which generates the master clock according to the chip rate by inputting the variable frequency; 상기 통신단말기의 동작모드에 대응하는 상기 AFC신호 및 상기 PLL데이터를 결정하여 상기 기준주파수 발생기 및 상기 PLL로 제공하는 제어부를 포함함을 특징으로 하는 마스터 클럭 발생장치.And a controller configured to determine the AFC signal and the PLL data corresponding to an operation mode of the communication terminal and provide the AFC signal and the PLL data to the reference frequency generator and the PLL. 제8항에 있어서, 상기 가변 주파수 발진기는,The method of claim 8, wherein the variable frequency oscillator, 상기 PLL에 의해 발진된 주파수의 범위를 가변시키는 탱크회로와,A tank circuit for varying a range of frequencies oscillated by the PLL; 상기 탱크회로에 의해 가변된 범위의 주파수를 발진하는 전압제어발진기(VCO)를 포함함을 특징으로 하는 마스터 클럭 발생장치.And a voltage controlled oscillator (VCO) for oscillating a frequency in a range varied by the tank circuit. 제9항에 있어서, 상기 탱크회로는 상기 PLL에 의해 발진된 주파수를 +/-6MHz 범위내에서 가변시키는 것을 특징으로 하는 마스터 클럭 발생장치.10. The master clock generator of claim 9, wherein the tank circuit varies the frequency oscillated by the PLL within a range of +/- 6 MHz. 제9항에 있어서, 상기 탱크회로는,The method of claim 9, wherein the tank circuit, 상기 PLL과 상기 VCO의 사이에 접속되는 인덕터와,An inductor connected between the PLL and the VCO, 상기 PLL의 출력단과 접지단의 사이에 접속되는 바렉터다이오드와,A varactor diode connected between the output terminal of the PLL and a ground terminal, 상기 PLL과 상기 인덕터의 사이에 접속되는 제1캐패시터와,A first capacitor connected between the PLL and the inductor; 상기 인덕터에 대해 병렬로 접속되는 제2캐패시터와,A second capacitor connected in parallel with the inductor; 상기 인덕터와 상기 VCO의 사이에 접속되는 제3캐패시터를 포함함을 특징으로 하는 마스터 클럭 발생장치.And a third capacitor connected between the inductor and the VCO. 제8항에 있어서, 상기 제어부는, WCDMA, UMTS, CDMA2000 1X 및 CDMA2000 3X 방식중 2가지, 3가지 또는 4가지 방식을 지원하는 주파수를 발생하기 위한 상기 PLL데이터를 제공하는 것을 특징으로 하는 마스터 클럭 발생장치.The master clock of claim 8, wherein the controller provides the PLL data for generating a frequency supporting two, three, or four types of WCDMA, UMTS, CDMA2000 1X, and CDMA2000 3X methods. Generator. 제8항에 있어서, 상기 제어부는, WCDMA, UMTS, GSM, CDMA2000 1X 및 CDMA2000 3X 방식중 2가지, 3가지, 4가지 또는 5가지 방식을 지원하는 주파수를 발생하기 위한 상기 PLL데이터를 제공하는 것을 특징으로 하는 마스터 클럭 발생장치.The method of claim 8, wherein the controller is further configured to provide the PLL data for generating a frequency supporting two, three, four, or five types of WCDMA, UMTS, GSM, CDMA2000 1X, and CDMA2000 3X methods. Master clock generator characterized in that. 제8항에 있어서, 상기 제어부는, WCDMA, UMTS, PDC, CDMA2000 1X 및 CDMA2000 3X 방식중 2가지, 3가지, 4가지 또는 5가지 방식을 지원하는 주파수를 발생하기 위한 상기 PLL데이터를 제공하는 것을 특징으로 하는 마스터 클럭 발생장치.The method of claim 8, wherein the controller is further configured to provide the PLL data for generating a frequency supporting two, three, four, or five schemes among WCDMA, UMTS, PDC, CDMA2000 1X, and CDMA2000 3X schemes. Master clock generator characterized in that. 복수의 마스터 클럭을 필요로 하는 통신단말기의 마스터 클럭 발생방법에 있어서,In the master clock generation method of a communication terminal requiring a plurality of master clock, 상기 통신단말기의 동작모드에 대응하는 자동주파수제어(AFC)신호 및 위상동기루프(PLL) 데이터를 결정하는 (a)과정과,(A) determining an automatic frequency control (AFC) signal and a phase locked loop (PLL) data corresponding to an operation mode of the communication terminal; 상기 AFC신호에 따라 기준주파수를 발생하는 (b)과정과,(B) generating a reference frequency according to the AFC signal; 상기 PLL 데이터에 의해 결정되는 주파수를 상기 기준주파수를 기준으로 하여 발진하는 (c)과정과,(C) oscillating the frequency determined by the PLL data based on the reference frequency; 상기 (c)과정에서 발진된 주파수의 범위를 가변시켜 가변된 범위의 주파수를 발진하는 (d)과정과,Step (d) of oscillating the frequency of the variable range by varying the range of the frequency oscillated in step (c); 상기 가변 주파수를 입력하여 칩레이트에 따른 마스터 클럭으로 발생하는 (e)과정을 포함함을 특징으로 하는 마스터 클럭 발생방법.And (e) generating the master clock according to the chip rate by inputting the variable frequency. 제15항에 있어서, 상기 (d)과정은,The method of claim 15, wherein the (d) process, 상기 (c)과정에서 발진된 주파수의 범위를 가변시키는 단계와,Varying the frequency range oscillated in step (c); 상기 가변된 범위의 주파수를 발진하는 단계를 포함함을 특징으로 하는 마스터 클럭 발생방법.And oscillating the frequency in the variable range. 제16항에 있어서, 상기 (c)과정에서 발진된 주파수는 +/-6MHz 범위내에서 가변되는 것을 특징으로 하는 마스터 클럭 발생방법.17. The method of claim 16, wherein the frequency oscillated in step (c) is varied within a range of +/- 6 MHz. 제15항에 있어서, 상기 (b)과정에서는, WCDMA, UMTS, CDMA2000 1X 및 CDMA2000 3X 방식중 2가지, 3가지 또는 4가지 방식을 지원하기 위한 기준주파수가 발생되는 것을 특징으로 하는 마스터 클럭 발생방법.16. The method of claim 15, wherein in step (b), a reference frequency is generated to support two, three, or four of the WCDMA, UMTS, CDMA2000 1X, and CDMA2000 3X methods. . 제15항에 있어서, 상기 (b)과정에서는, WCDMA, UMTS, GSM, CDMA2000 1X 및 CDMA2000 3X 방식중 2가지, 3가지, 4가지 또는 5가지 방식을 지원하기 위한 기준주파수가 발생되는 것을 특징으로 하는 마스터 클럭 발생방법.The method of claim 15, wherein in step (b), a reference frequency is generated to support two, three, four, or five of the WCDMA, UMTS, GSM, CDMA2000 1X, and CDMA2000 3X methods. How to generate a master clock. 제15항에 있어서, 상기 (b)과정에서는 WCDMA, UMTS, PDC, CDMA2000 1X 및 CDMA2000 3X 방식중 2가지, 3가지, 4가지 또는 5가지 방식을 지원하기 위한 기준주파수가 발생되는 것을 특징으로 하는 마스터 클럭 발생방법.16. The method of claim 15, wherein in step (b), a reference frequency is generated to support two, three, four, or five of the WCDMA, UMTS, PDC, CDMA2000 1X, and CDMA2000 3X methods. How to generate a master clock.
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