KR20010039305A

KR20010039305A - 전계 방출 표시장치

Info

Publication number: KR20010039305A
Application number: KR1019990047632A
Authority: KR
Inventors: 현창호
Original assignee: 김영남; 오리온전기 주식회사
Priority date: 1999-10-29
Filing date: 1999-10-29
Publication date: 2001-05-15

Abstract

본 발명은 캐소드 라인의 수를 줄임과 더불어 캐소드 전극 패드의 피치를 넓혀 패드의 라인 저항 및 라인 밀도를 줄이도록 한 전계 방출 표시장치에 관한 것으로, 패드 면적의 증가로 인해 라인 저항을 감소시키게 될 뿐만 아니라 단위 픽셀의 면적 증가로 화소의 밝기를 향상시키게 된다. 그리고, 캐소드의 전체 터미널 수를 2/3배로 줄일 수 있어서 드라이버용 IC의 사용을 감소시킬 뿐만 아니라 소비 전력을 감소시키게 된다. 또한, 애노드의 스위칭으로 인해 픽셀에서 발생되는 누화 및 애노드면의 소비 전력을 감소시키게 된다. 상하 이분할 구동시에 단위 면적당 패드 수의 밀도를 줄일 수 있다.

Description

전계 방출 표시장치{Field emission display}

본 발명은 전계 방출 표시장치에 관한 것으로, 보다 상세하게는 RGB 3라인을 2라인화하여 구동하는 전계 방출 표시장치에 관한 것이다.

종래 전계 방출 표시기(Field Emission Display; FED)의 한 픽셀은 캐소드와 게이트 및 애노드 부분으로 구성되고, 애노드 부분과 캐소드 부분은 각각 R/G/B로 나누어져 있으며, 애노드 부분의 R/G/B 형광체의 전극은 공통으로 접속된다. 그리고, 캐소드 부분은 각각의 R/G/B라인에 비디오 신호를 전달하기 위해서 분할된 전극이 사용된다.

종래 전계 방출 표시장치의 일예(USP 5,160,871 참조)로서 도 1과 같은 구성이 있다.

도 1의 전계 방출 표시장치는 캐소드(14)를 게이트 방향으로 4분할하여 듀티비를 1/4로 떨어뜨리는 구조이다. 즉, 게이트 전극(15)을 4라인씩 동시에 묶어서 공통 버스(16) 형태로 스캔하여 듀티비를 떨어뜨린다.

도 1에서, 절연 기판(10)상에는 막(film)과 같은 단자 리드 부재(11a, 11b)와, 관통 구멍을 가진 절연층(12), 외부 회로로부터의 영상신호에 반응하는 베이스 전극(13) 및, 상기 영상신호에 응하여 전자 비임을 발생시키는 캐소드(14)가 제공된다.

상기 베이스 전극(13)은 전도성 부재(17)를 통해 단자 리드 부재(11a, 11b)에 전기적으로 각각 연결된다. 즉, 베이스 전극(13a)은 단자 리드 부재(11a)에 연결되고 베이스 전극(13b)은 단자 리드 부재(11b)에 연결된다.

상기 캐소드(14)는 베이스 전극(13)상에 일정간격을 유지하면서 게이트 전극(15)에 대향되게 구성된다. 상기 게이트 전극(15)은 스캐닝 라인을 스위칭하기 위해 영상 표시장치의 화면의 수직 방향(화살표 B)으로 연속적으로 배열된다.

상기 단자 리드 부재(11a)는 정해진 피치에 따라 수평방향(화살표 A)으로 연속적으로 정렬되는데, 상기 절연 기판(10)의 종단부위에서 센터부위에 까지 연장된다.

상기 단자 리드 부재(11a)로부터 전기적으로 절연되도록 상기 단자 리드 부재(11a)상에 배치된 상기 단자 리드 부재(11b)의 길이는 상기 단자 리드 부재(11a)의 길이보다 짧다.

상술한 도 1의 전계 방출 표시장치는 캐소드(14)가 격층구조로 4분할되고 게이트 전극이 4라인씩 동시에 묶어서 공통 버스(16)중의 하나에 전기적으로 연결되므로, 4배 정도로 듀티비를 증가시킨다. 그로 인해 전자 방출량을 4배 정도 증가시켜 화면의 밝기를 4배 정도 증가시킨다.

그러나, 상술한 도 1의 전계 방출 표시장치에 따르면, 패드가 적층 구조를 가짐으로써 상판 패드와 하판 패드의 전기적인 접촉이 어렵고, 패드가 2층 구조로 되어 있으므로 구동단과 연결시키는 방법이 어렵다.

또한, 상술한 도 1에서의 적층 구조는 기존의 공정과정에 추가의 공정이 필요함으로써 제조공정이 복잡해지는 문제가 발생된다. 또, 베이스 전극과 비디오 신호를 제공하는 전극간의 콘택이 좋지 않아 캐소드 라인과 전자방출원인 메탈 팁(metal tip)사이의 저항이 증가하는 문제점이 발생된다.

따라서 본 발명은 상술한 종래의 문제점을 해결하기 위해 이루어진 것으로, 캐소드 라인의 수를 줄임과 더불어 캐소드 전극 패드의 피치를 넓혀 패드의 라인 저항 및 라인 밀도를 줄이도록 한 전계 방출 표시장치를 제공함에 그 목적이 있다.

상기한 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따른 전계 방출 표시장치는, 다수의 캐소드 라인과 상기 캐소드 라인에 직교하는 다수의 게이트 라인을 구비하고, 상기 캐소드 라인상의 전극과 상기 게이트 라인상의 전극이 직교하는 위치에 픽셀이 형성되는 패널을 구비한 전계 방출 표시장치에 있어서,

일정 개수의 캐소드 라인을 한 조로 하여 상기 게이트 라인과 교차하는 픽셀에 R/G/B영역을 각각 구획시키고, 상기 각 조의 픽셀에서 홀수번째의 픽셀과 짝수번째의 픽셀은 상호 유사대칭구조를 이루는 것을 특징으로 한다.

도 1은 종래 전계 방출 표시장치의 전자비임 발생부분의 배열을 도시한 도면,

도 2는 본 발명의 실시예에 따른 전계 방출 표시장치의 어레이 구성도,

도 3 내지 도 12는 본 발명의 실시예에 따른 동작설명을 위한 도면이다.

＜ 도면의 주요부분에 대한 부호의 설명 ＞

10 : 절연 기판 11a, 11b : 단자 리드 부재

12 : 절연층 13, 13a, 13b : 베이스 전극

14 : 캐소드 15 : 게이트 전극

16 : 공통 버스

이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.

도 2는 본 발명의 실시예에 따른 전계 방출 표시장치의 어레이 구성도로서, 참조부호 C1∼Cn는 캐소드 전극 패드(도시 생략)에 연결되는 캐소드 라인이고, G11∼G2n은 게이트 라인이다.

본 발명의 실시예는, 2개의 캐소드 라인(C1, C2; C3, C4; C5, C6;···; Cn-1, Cn)을 한 조로 하여 게이트 라인(G11∼G2n)과 교차하는 픽셀에 R/G/B영역을 각각 구획시키고, 상기 각 조의 픽셀에서 홀수번째의 픽셀과 짝수번째의 픽셀은 상호 유사대칭구조를 이룬다.

즉, 한 조로 된 캐소드 라인(C1, C2)을 예로 하여 단위 픽셀 구성에 대해 설명하면, 상기 한 조로 된 캐소드 라인(C1, C2)의 픽셀중 첫번째 픽셀은 홀수번째의 캐소드 라인(C1)과 그에 직교하는 게이트 라인(G11)이 교차되는 위치에 R영역이 구획되고, 짝수번째의 캐소드 라인(C2)과 상기 게이트 라인(G11)이 교차되는 위치에 B영역이 구획되며, 상기 캐소드 라인(C1)과 상기 게이트 라인(G11)의 바로 이후에 존재하는 게이트 라인(G21)이 교차되는 위치에 G영역이 구획된다.

그리고, 두번째 픽셀은 상기 캐소드 라인(C2)과 상기 게이트 라인(G21)이 교차되는 위치에 G영역이 구획되고, 상기 캐소드 라인(C1)과 게이트 라인(G12)이 교차되는 위치에 R영역이 구획되며, 상기 캐소드 라인(C2)과 상기 게이트 라인(G12)이 교차되는 위치에 B영역이 구획된다. 상기 G영역이 상기 R영역과 B영역보다 넓다.

이와 같이 첫번째 픽셀과 두번째 픽셀은 서로 유사대칭 구조로 이루어지고, 그 이후의 픽셀도 역시 상술한 바와 같이 상호 유사대칭 구조를 이룬다.

한편, 본 발명의 실시예에서는 각 픽셀이 2개의 게이트 라인에 의해 구동되는데, 해당 픽셀에 제 1게이트 라인의 스캔 펄스가 입력될 경우에는 애노드에 Va1의 고전압이 인가되고, 제 2게이트 라인의 스캔 펄스가 입력될 경우에는 애노드에 Va2(Va1과는 차이나는 전압)의 고전압이 인가된다.

상술한 구성의 본 발명의 실시예에서 행해지는 게이트 라인의 스캔은 R영역과 B영역을 우선적으로 스캔한 후에 G영역을 스캔한다.

상술한 바와 같은 본 발명의 실시예는 캐소드 전극 패드(도시 생략)에 연결된 캐소드 라인의 수를 2/3배로 줄이게 되고 게이트 전극의 수를 2/3배로 늘리게 된다. 실제로 상술한 유사대칭 구조를 갖지 않을 경우에는 게이트 수가 2배로 증가되어야 구동이 가능하나, 유사대칭 구조를 갖음으로써 게이트 패드 수를 2/3배로 증가되게 하여 전체적으로 캐소드 터미널 수를 감소시킨다.

예를 들어, 160×3(RGB)×120의 해상도의 경우 본 발명에서 제안한 유사대칭 구조를 사용하면 현재 480개의 캐소드 라인을 320라인으로 줄일 수 있고, 게이트 라인은 180라인으로 증가된다. 이것은 전체적으로 터미널 수가 600에서 500으로 줄어들게 한다.

이에 의해 듀티비가 1/120에서 1/180으로 감소되어 화면의 밝기가 저하될 수도 있으나 픽셀 면적의 증가로 밝기에 대한 문제는 보완할 수 있다.

또한, 대면적시 본 발명의 실시예는 캐소드의 패드수 증가에 상관없이 2분할이 가능하다. 예를 들어 480(RGB)×120의 해상도에 대해서 분할구동을 하지 않고 사용할 시에는 상하로 캐소드 라인을 나누어 240라인씩 패드를 만들면 되었으나, 2분할 구동시에는 480라인을 뽑아야 하므로 제한된 면적에서 패드를 만들어야 되는 문제가 발생된다. 이러한 문제에 대해 본 발명에서 제안한 2라인 전극의 픽셀 유사대칭 구조를 사용하면 상하로 패드를 320라인만 만들면 되므로, 본 발명은 제한된 면적에서 사용하기에 매우 적합한 방식이다.

이어, 상기와 같이 구성된 본 발명의 실시예에 따른 전계 방출 표시장치의 픽셀 구동동작에 대해 도 3 내지 도 12를 참조하여 설명하면 다음과 같다.

먼저, 첫번째의 게이트 라인(G11)에 스캔 펄스가 인가되고 각 캐소드 라인(C1∼Cn)에 비디오 신호가 제공됨에 따라 도 3에서와 같이 상기 각 캐소드 라인(C1∼Cn)은 해당 게이트 라인(G11)에 대한 레드(R)와 블루(B)의 전자를 애노드(도시 생략)측으로 방출시킨다.

이후, 도 4 내지 도 8에 도시된 바와 같이 순차적으로 후속 게이트 라인(G12, G13, G14, ···, G1n-1, G1n)에 스캔 펄스가 인가되고 각 캐소드 라인(C1∼Cn)에 비디오 신호가 제공됨에 따라 상기 각 캐소드 라인(C1∼Cn)은 해당 게이트 라인에 대한 레드(R)와 블루(B)의 전자를 애노드(도시 생략)측으로 방출시킨다.

그리고 나서, 도 9 내지 도 12에 도시된 바와 같이 순차적으로 게이트 라인(G21, G22, G23, G24, ···, G2n-1, G2n)에 스캔 펄스가 인가되고 각 캐소드 라인(C1∼Cn)에 비디오 신호가 제공됨에 따라 상기 각 캐소드 라인(C1∼Cn)은 해당 게이트 라인에 대한 그린(G)의 전자를 애노드(도시 생략)측으로 방출시킨다.

즉, G11, G12, G13, G14, ···, G1n-1, G1n, G21, G22, G23, G24, ···, G2n-1, G2n의 게이트 라인순으로 스캔한다. 상기 게이트 라인(G1x∼G1n)은 레드(R)와 블루(B)의 전자 방출을 유도하고, 상기 게이트 라인(G2x∼G2n)은 그린(G)의 전자 방출을 유도한다. 특히, 상기 게이트 라인(G2x∼G2n)은 이웃한 상하 픽셀의 2개의 그린(G)영역에 대해 동시에 전자방출을 유도한다.

그리고, 상기 게이트 라인(G1x∼G1n)의 스캔 펄스가 입력될 경우에는 애노드에 Va1의 스위칭 전압이 인가되고, 게이트 라인(G2x∼G2n)의 스캔 펄스가 입력될 경우에는 애노드에 Va2의 스위칭 전압이 인가되도록 한다.

이상 설명한 바와 같은 본 발명에 의하면, 패드 면적의 증가로 인해 라인 저항을 감소시키게 될 뿐만 아니라 단위 픽셀의 면적 증가로 화소의 밝기를 향상시키게 된다. 그리고, 캐소드의 전체 터미널 수를 2/3배로 줄일 수 있어서 드라이버용 IC의 사용을 감소시킬 뿐만 아니라 소비 전력을 감소시키게 된다.

또한, 애노드의 스위칭으로 인해 픽셀에서 발생되는 누화 및 애노드면의 소비 전력을 감소시키게 된다. 상하 이분할 구동시에 단위 면적당 패드 수의 밀도를 줄일 수 있다.

한편 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 이러한 수정 및 변형 등에 의한 기술사상은 다음의 특허청구범위에 속하는 기술사상으로 보아야 한다.

Claims

다수의 캐소드 라인과 상기 캐소드 라인에 직교하는 다수의 게이트 라인을 구비하고, 상기 캐소드 라인상의 전극과 상기 게이트 라인상의 전극이 직교하는 위치에 픽셀이 형성되는 패널을 구비한 전계 방출 표시장치에 있어서,

일정 개수의 캐소드 라인을 한 조로 하여 상기 게이트 라인과 교차하는 픽셀에 R/G/B영역을 각각 구획시키고, 상기 각 조의 픽셀에서 홀수번째의 픽셀과 짝수번째의 픽셀은 상호 유사대칭구조를 이루는 것을 특징으로 하는 전계 방출 표시장치.
제 1 항에 있어서,

상기 각 픽셀은 2개의 게이트 라인에 의해 구동되는 것을 특징으로 하는 전계 방출 표시장치.
제 2 항에 있어서,

상기 각 픽셀에 제 1게이트 라인의 스캔 펄스가 입력될 경우 와 제 2게이트 라인의 스캔 펄스가 입력될 경우의 애노드 전압은 상호 차등적인 것을 특징으로 하는 전계 방출 표시장치.
제 1 항에 있어서,

상기 각 조는 2개의 캐소드 라인을 한 조로 하는 것을 특징으로 하는 전계 방출 표시장치.
제 4 항에 있어서,

상기 각 조의 픽셀중 홀수번째의 픽셀은 두개의 캐소드 라인중 홀수번째의 캐소드 라인과 그에 직교하는 제 1게이트 라인이 교차되는 위치에 R영역이 구획되고, 짝수번째의 캐소드 라인과 상기 제 1게이트 라인이 교차되는 위치에 B영역이 구획되며, 상기 홀수번째의 캐소드 라인과 상기 제 1게이트 라인의 바로 이후의 제 2게이트 라인이 교차되는 위치에 G영역이 구획되는 것을 특징으로 하는 전계 방출 표시장치.
제 5 항에 있어서,

상기 각 조의 픽셀중 짝수번째의 픽셀은 두개의 캐소드 라인중 짝수번째의 캐소드 라인과 상기 제 2게이트 라인이 교차되는 위치에 G영역이 구획되고, 상기 홀수번째의 캐소드 라인과 상기 제 2게이트 라인의 바로 이후의 제 3게이트 라인이 교차되는 위치에 R영역이 구획되며, 상기 짝수번째의 캐소드 라인과 상기 제 3게이트 라인이 교차되는 위치에 B영역이 구획되는 것을 특징으로 하는 전계 방출 표시장치.
제 6 항에 있어서,

상기 G영역은 상기 R 및 B영역보다 넓은 것을 특징으로 하는 전계 방출 표시장치.
제 6 항에 있어서,

상기 각 픽셀은 R과 B영역이 먼저 스캔된 후에 G영역이 스캔되는 것을 특징으로 하는 전계 방출 표시장치.