KR20010028417A - Method for forming a gate insulating film having a dualistic thickness in process of fabrication of a transistor - Google Patents
Method for forming a gate insulating film having a dualistic thickness in process of fabrication of a transistor Download PDFInfo
- Publication number
- KR20010028417A KR20010028417A KR1019990040651A KR19990040651A KR20010028417A KR 20010028417 A KR20010028417 A KR 20010028417A KR 1019990040651 A KR1019990040651 A KR 1019990040651A KR 19990040651 A KR19990040651 A KR 19990040651A KR 20010028417 A KR20010028417 A KR 20010028417A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- gate insulating
- layer
- oxide film
- insulating film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 96
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 239000000463 material Substances 0.000 claims abstract description 67
- 239000000758 substrate Substances 0.000 claims abstract description 54
- 238000000231 atomic layer deposition Methods 0.000 claims abstract description 41
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 239000010410 layer Substances 0.000 claims description 83
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 38
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 38
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 33
- 229910044991 metal oxide Inorganic materials 0.000 claims description 24
- 150000004706 metal oxides Chemical class 0.000 claims description 24
- 230000015572 biosynthetic process Effects 0.000 claims description 22
- 229910052710 silicon Inorganic materials 0.000 claims description 17
- 239000010703 silicon Substances 0.000 claims description 17
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 238000005229 chemical vapour deposition Methods 0.000 claims description 8
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 8
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 8
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 8
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 claims description 8
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 8
- 229910001928 zirconium oxide Inorganic materials 0.000 claims description 8
- -1 silicon oxy nitride Chemical class 0.000 claims description 7
- 239000002356 single layer Substances 0.000 claims description 5
- 239000002131 composite material Substances 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 239000012535 impurity Substances 0.000 abstract description 20
- 230000009977 dual effect Effects 0.000 abstract description 12
- 238000009826 distribution Methods 0.000 abstract description 7
- 239000010408 film Substances 0.000 description 268
- 239000007789 gas Substances 0.000 description 21
- 238000002955 isolation Methods 0.000 description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 238000005468 ion implantation Methods 0.000 description 9
- 238000005240 physical vapour deposition Methods 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 238000010926 purge Methods 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 7
- 238000000151 deposition Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 239000006227 byproduct Substances 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000000047 product Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
Abstract
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 자세하게는 반도체 장치의 트랜지스터 제조 과정에서 이원화된 두께를 갖는 게이트 절연막 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a gate insulating film having a thickness which is dualized during a transistor manufacturing process of a semiconductor device.
반도체 장치를 구성하는 트랜지스터는 동작 전압에 따라 저 전압 트랜지스터와 고 전압 트랜지스터로 나눌 수 있다. 이와 같은 트랜지스터들은 게이트 절연막이 두께에 의해 구분된다.The transistors constituting the semiconductor device can be divided into low voltage transistors and high voltage transistors according to operating voltages. In such transistors, the gate insulating film is divided by the thickness.
MDL(Merged Dram and Logic) 디바이스는 로직 파트와 디렘 파트로 크게 나누어 진다. 로직 파트는 논리 연산을 수행하므로 고속 동작이 필요한 반면, 디렘 파트는 주 기능이 데이터 저장 기능이다. 따라서, 디렘 파트는 동작 속도보다 데이터 저장 기능을 강화하는 것이 바람직하다. 이러한 이유로 MDL 디바이스의 경우, 로직 파트에 형성된 트랜지스터의 게이트 절연막의 두께는 디렘 파트에 형성되는 셀 트랜지스터의 게이트 절연막보다 얇게 형성하는 것이 일반적이다.MDL (Merged Dram and Logic) devices are largely divided into logic parts and DRAM parts. Logic parts perform high speed operations because they perform logical operations, while the main part of the DRAM part is data storage. Therefore, it is desirable for the DRAM part to enhance the data storage function rather than the operation speed. For this reason, in the case of an MDL device, the thickness of the gate insulating film of the transistor formed in the logic part is generally thinner than the gate insulating film of the cell transistor formed in the DRAM part.
한편, MDL 디바이스에서 로직 파트에 연결된 구동 트랜지스터에는 로직 파트내에 형성되는 트랜지스터에 인가되는 전압보다 높은 전압이 인가된다. 또한, 칩의 패드 영역에 형성되는 트랜지스터는 셀 트랜지스터에 비해 고 전압이 인가된다. 이와 같이, 상대적으로 고 전압이 인가되는 트랜지스터의 게이트 절연막은 저 전압이 인가되는 트랜지스터의 게이트 절연막보다 두껍게 형성된다.On the other hand, a voltage higher than the voltage applied to the transistor formed in the logic part is applied to the driving transistor connected to the logic part in the MDL device. In addition, the transistor formed in the pad region of the chip is applied with a higher voltage than the cell transistor. As such, the gate insulating film of the transistor to which the relatively high voltage is applied is formed thicker than the gate insulating film of the transistor to which the low voltage is applied.
MDL 디바이스 처럼, 대 부분의 디바이스에 고 전압이 인가되는 트랜지스터와 저 전압이 인가되는 트랜지스터가 함께 형성된다. 결국, 반도체 장치를 형성함에 있어, 게이트 절연막의 두께를 이원화 할 수 있는 제조 공정이 필요하다.Like MDL devices, transistors with high voltage and transistors with low voltage are formed together in most devices. As a result, in forming a semiconductor device, a manufacturing process capable of dualizing the thickness of the gate insulating film is required.
이와 관련하여 종래 기술에 의한 트랜지스터 제조 과정에서 이원화된 두께를 갖는 게이트 절연막 형성 방법을 살펴본다.In this regard, a method of forming a gate insulating film having a dual thickness in the transistor manufacturing process according to the prior art will be described.
도 1 내지 3은 종래 기술에 의한 트랜지스터 제조 과정에서 이원화된 두께를 갖는 게이트 절연막 형성방법을 단계별로 나타낸 도면들이다.1 to 3 are diagrams illustrating a step-by-step method of forming a gate insulating film having a dual thickness in the transistor manufacturing process according to the prior art.
도 1 내지 도 3에서 (a)도는 저 전압 트랜지스터 형성영역을, (b)도는 고 전압 트랜지스터 형성영역을 나타낸다.1 to 3, (a) shows a low voltage transistor forming region, and (b) shows a high voltage transistor forming region.
도 1을 참조하면, 반도체 기판(10) 상에 소정 간격으로 로코스(LOCOS)형 소자 분리 산화막(12)이 형성된다. 상기 반도체 기판(10)을 산화시켜 그 표면에 제1 게이트 산화막(14)을 성장시킨다. 제1 게이트 산화막(14)의 전면에 포토레지스트막(미도시)이 도포된다. 포토레지스트막이 패터닝되어 고 전압 트랜지스터 형성영역을 덮는 포토레지스트막 패턴(16)이 형성된다. 포토레지스트막 패턴(16)이 식각마스크로 사용되어 제1 게이트 산화막(14)의 노출된 부분이 식각된다. 이어서 포토레지스트막 패턴(16)이 제거된다. 그 결과, 도 2 (a)에 도시된 바와 같이, 저 전압 트랜지스터 형성영역에서 제1 게이트 산화막(14)이 제거된다.Referring to FIG. 1, a LOCOS type device isolation oxide layer 12 is formed on a semiconductor substrate 10 at predetermined intervals. The semiconductor substrate 10 is oxidized to grow a first gate oxide film 14 on its surface. A photoresist film (not shown) is applied to the entire surface of the first gate oxide film 14. The photoresist film is patterned to form a photoresist film pattern 16 covering the high voltage transistor formation region. The photoresist layer pattern 16 is used as an etching mask to etch exposed portions of the first gate oxide layer 14. Subsequently, the photoresist film pattern 16 is removed. As a result, as shown in Fig. 2A, the first gate oxide film 14 is removed in the low voltage transistor formation region.
도 3을 참조하면, 저 전압 트랜지스터 형성영역 상에 제2 게이트 산화막(18)이 형성되고, 고 전압 트랜지스터 형성영역 상에 제2 게이트 산화막(18)보다 두꺼운 제3 게이트 산화막(14a)이 형성된다. 이러한 결과는 포토레지스트막 패턴(16)이 제거된 결과물의 산화에 의해 반도체 기판(10)의 전면에 제2 게이트 산화막(18)이 추가되어 얻어진 것이다. 이렇게 하여 반도체 기판 상에 이원화된 두께를 갖는 게이트 절연막이 형성된다.Referring to FIG. 3, a second gate oxide film 18 is formed on the low voltage transistor formation region, and a third gate oxide film 14a thicker than the second gate oxide film 18 is formed on the high voltage transistor formation region. . This result is obtained by adding the second gate oxide film 18 to the entire surface of the semiconductor substrate 10 by oxidation of the resultant product from which the photoresist film pattern 16 is removed. In this way, a gate insulating film having a binary thickness is formed on the semiconductor substrate.
상술한 바와 같은 종래 기술에 의한 이원화된 두께를 갖는 게이트 절연막 형성 방법은 다음과 같은 문제점을 갖고 있다.As described above, the gate insulating film forming method having the dual thickness according to the related art has the following problems.
즉, 종래 기술에 의한 게이트 절연막 형성방법에 의하면, 이원화된 게이트 절연막은 도 3에 도시된 바와 같이 고 전압 트랜지스터 형성영역에만 제1 게이트 산화막(14)이 형성된 결과물을 산화시킴으로써 형성된다. 그런데, 이와 같은 산화 공정은 일반적으로 고온으로 진행된다. 따라서 반도체 기판(10)에 기 주입된 불순물 분포가 달라질 수 있고, 반도체 기판(10)의 표면이 식각될 우려가 있다. 특히, PMOS의 경우, BF2를 사용하여 문턱 전압 조절을 위한 이온 주입을 실시하는데, 일반적으로 낮은 이온주입 에너지로 실시되므로 불순물층의 깊이가 얕다. 이와 같은 상황에서 상기와 같은 고온 산화 공정이 추가되면, 보론 서킹(Boron sucking) 정도를 예측하기 어려워져서 문턱 전압 조절을 위한 이온주입 조건의 설정이 어려워진다.That is, according to the gate insulating film forming method according to the prior art, the binary gate insulating film is formed by oxidizing the resultant formed with the first gate oxide film 14 only in the high voltage transistor forming region as shown in FIG. By the way, such an oxidation process generally progresses to high temperature. Therefore, the impurity distribution pre-injected into the semiconductor substrate 10 may vary, and the surface of the semiconductor substrate 10 may be etched. In particular, in the case of PMOS, BF 2 is used to perform ion implantation for adjusting the threshold voltage. In general, the depth of the impurity layer is shallow because it is performed at low ion implantation energy. In such a situation, when the high temperature oxidation process is added, it becomes difficult to predict the degree of boron sucking, which makes it difficult to set the ion implantation conditions for adjusting the threshold voltage.
따라서, 본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술이 갖는 문제점을 해소하기 위한 것으로써, 게이트 절연막 형성전에 기판에 주입된 불순물 분포의 변화를 최소화하고 게이트 절연막의 신뢰성을 확보하여 반도체 장치의 성능을 개선시킬 수 있는 트랜지스터 제조 과정에서 이원화된 두께를 갖는 게이트 절연막 형성방법을 제공함에 있다.Therefore, the technical problem to be achieved by the present invention is to solve the problems of the prior art described above, to minimize the variation of the impurity distribution injected into the substrate before forming the gate insulating film and to ensure the reliability of the gate insulating film performance of the semiconductor device The present invention provides a method of forming a gate insulating film having a binary thickness in the process of manufacturing a transistor that can improve the efficiency.
도 1 내지 3은 종래 기술에 의한 트랜지스터 제조 과정에서 이원화된 두께를 갖는 게이트 절연막 형성방법을 단계별로 나타낸 도면들이다.1 to 3 are diagrams illustrating a step-by-step method of forming a gate insulating film having a dual thickness in the transistor manufacturing process according to the prior art.
도 4 내지 도 10은 본 발명의 제1 실시예에 의한 트랜지스터 제조 과정에서 이원화된 두께를 갖는 게이트 절연막 형성방법을 단계별로 나타낸 도면들이다.4 through 10 are diagrams illustrating a step-by-step method of forming a gate insulating film having a dual thickness in a transistor manufacturing process according to a first embodiment of the present invention.
도 11은 본 발명의 제2 실시예에 의한 트랜지스터 제조 과정에서 이원화된 두께를 갖는 게이트 절연막 형성 방법을 나타낸 도면이다.FIG. 11 is a view illustrating a method of forming a gate insulating layer having a binary thickness in a transistor manufacturing process according to a second exemplary embodiment of the present invention.
도 12는 Al2O3의 증착두께 변화에 따른 등가 산화막 두께의 변화를 나타낸 그래프이다.12 is a graph showing a change in equivalent oxide film thickness according to a change in deposition thickness of Al 2 O 3 .
도 13은 실리콘 산화막 및 Al2O3막으로 이루어진 물질막의 전압-전류 특성을 나타낸 그래프이다.13 is a graph showing voltage-current characteristics of a material film composed of a silicon oxide film and an Al 2 O 3 film.
도 14는 실리콘 산화막 및 Al2O3막과 이들의 조합막에 대한 게이트 전압-전류 특성을 나타낸 그래프이다.14 is a graph showing gate voltage-current characteristics of a silicon oxide film, an Al 2 O 3 film, and a combination thereof.
*도면의 주요 부분에 대한 부호설명** Description of Signs of Major Parts of Drawings *
40:기판. 42:소자 분리 산화막.40: substrate. 42: element isolation oxide film.
44:산화막. 48, 52:제1 및 제2 게이트 절연막.44: oxide film. 48, 52: First and second gate insulating films.
54, 58:제1 및 제2 게이트 전극.54, 58: first and second gate electrodes.
56:불순물 영역. 60:소자 분리 절연막.56: impurity region. 60: device isolation insulating film.
T:트랜치.T: Trench.
상기 기술적 과제를 달성하기 위하여, 본 발명은 기판 상에 제1 물질막을 형성한 다음, 상기 제1 물질막의 일부를 제거하고, 상기 기판 상에 상기 일부가 제거된 제1 물질막을 덮는 제2 물질막을 형성하는 이원화된 게이트 절연막 형성 방법에 있어서, 상기 제1 및 제2 물질막 중 적어도 어느 하나를 원자층 증착(Atomic Layer Deposition 이하 'ALD'라 한다)방식으로 형성하는 것을 특징으로 하는 이원화된 게이트 절연막 형성 방법을 제공한다.In order to achieve the above technical problem, the present invention forms a first material film on a substrate, and then removes a portion of the first material film, and a second material film covering the first material film from which the portion is removed. A method of forming a binary gate insulating film, wherein at least one of the first and second material films is formed by atomic layer deposition (ALD). It provides a formation method.
상기 제1 및 제2 물질막 중 적어도 어느 하나는 상기 ALD방식외에도 다른 방식으로 형성할 수 있다. 예컨대, 화학 기상 증착(Chemical Vapor Deposition, 이하 'CVD'라 한다)방식 또는 물리적 기상 증착(Physical Vapor Deposition 이하 'PVD'라 한다)방식으로 형성할 수도 있다.At least one of the first and second material layers may be formed in another manner in addition to the ALD method. For example, it may be formed by Chemical Vapor Deposition (hereinafter referred to as CVD) or Physical Vapor Deposition (hereinafter referred to as PVD).
상기 ALD방식, CVD방식 또는 PVD방식으로 형성되는 물질막은 알루미늄 산화막(Al2O3), 탄탈륨 산화막(Ta2O5), 지르코늄 산화막(ZrO2) 또는 하프늄 산화막(HfO2)으로 형성할 수 있으나, 상기 알루미늄 산화막으로 형성하는 것이 바람직하다.The material film formed by the ALD method, the CVD method, or the PVD method may be formed of an aluminum oxide film (Al 2 O 3 ), a tantalum oxide film (Ta 2 O 5 ), a zirconium oxide film (ZrO 2 ), or a hafnium oxide film (HfO 2 ). It is preferable to form the aluminum oxide film.
상기 제1 및 제2 물질막중 상기 방식들로 형성되지 않는 물질막은 퍼니스(furnace)등을 이용한 열산화 방식으로 형성되는 실리콘 산화막(SiO2) 또는 실리콘 옥시 나이트라이드막으로 형성한다.The material film of the first and second material films, which are not formed in the above manners, is formed of a silicon oxide film (SiO 2 ) or a silicon oxy nitride film formed by a thermal oxidation method using a furnace or the like.
상기 제1 및 제2 물질막 중 적어도 어느 하나의 물질막이라 함은 상기 물질막이 상기 제1 물질막이 될 수도 있고, 상기 제2 물질막이 될 수도 있으며, 상기 제1 및 제2 물질막 모두가 될 수도 있다는 것을 의미한다.The material film of at least one of the first and second material films may be the first material film, the second material film, or both the first and second material films. That means you can.
따라서, 상기 제1 및 제2 물질막 형성하는데 다양한 실시예가 있을 수 있다. 예컨대, 상기 제1 물질막을 ALD방식으로 형성하는 경우가 있을 수 있고, 상기 제2 물질막을 ALD방식으로 형성하는 경우가 있을 수 있으며, 상기 제1 및 제2 물질막 모두를 ALD방식으로 형성하는 경우가 있을 수 있다. 상기 각 경우에서 ALD방식으로 형성되는 않는 물질막은 상기 실리콘 산화막 또는 실리콘 옥시 나이트라이드막으로 형성한다.Accordingly, there may be various embodiments for forming the first and second material films. For example, the first material film may be formed by the ALD method, the second material film may be formed by the ALD method, and the first and second material films may be formed by the ALD method. There can be. In each case, the material film which is not formed by the ALD method is formed of the silicon oxide film or the silicon oxy nitride film.
상기 제1 물질막의 일부는 습식 또는 건식 식각할 수 있으나, 습식 식각이 바람직하다.A portion of the first material layer may be wet or dry etched, but wet etching is preferable.
또한, 본 발명은 동일한 목적 달성을 위해, 반도체 장치의 트랜지스터 제조방법에 있어서, 상기 트랜지스터의 게이트 절연막은 원자층 증착 방식으로 형성하는 것을 특징으로 하는 이원화된 두께를 갖는 게이트 절연막 형성방법을 제공한다.In addition, the present invention provides a method for forming a gate insulating film having a binary thickness in the transistor manufacturing method of a semiconductor device, in order to achieve the same object, the gate insulating film of the transistor is formed by an atomic layer deposition method.
상기 게이트 절연막의 일부는 단층으로 형성하고, 나머지는 이중층으로 형성한다.A part of the gate insulating film is formed in a single layer, and the other part is formed in a double layer.
상기 게이트 절연막은 ALD방식외에도 CVD방식이나 PVD방식으로 형성할 수도 있다.The gate insulating film may be formed by a CVD method or a PVD method in addition to the ALD method.
상기 게이트 절연막의 단층은 상기 이중층의 상층과 동시에 형성한다.The single layer of the gate insulating film is formed simultaneously with the upper layer of the double layer.
또한, 본 발명은 상기와 동일한 목적 달성을 위해, 기판 상에 제1 및 제2 트랜지스터를 형성하되, 상기 제2 트랜지스터의 게이트 절연막을 상기 제1 트랜지스터의 게이트 절연막보다 두껍게 형성하는 것을 특징으로 하는 반도체 장치의 트랜지스터 제조 방법에 있어서, 상기 제2 트랜지스터의 게이트 절연막은 적어도 실리콘을 함유하지 않는 금속 산화막(이하, 금속 산화막이라 한다)을 포함하는 물질막으로 형성한다.In addition, the present invention is to form a first and a second transistor on the substrate, in order to achieve the same object as described above, the semiconductor, characterized in that to form a gate insulating film of the second transistor thicker than the gate insulating film of the first transistor In the transistor manufacturing method of the device, the gate insulating film of the second transistor is formed of a material film containing a metal oxide film (hereinafter referred to as a metal oxide film) that does not contain at least silicon.
상기 금속 산화막은 알루미늄 산화막, 탄탈륨 산화막(Ta2O5), 지르코늄 산화막(ZrO2) 또는 하프늄 산화막(HfO2)으로 형성한다. 이때, 상기 금속 산화막은 ALD방식, CVD방식 또는 PVD방식으로 형성할 수 있으나, 그 중에서 ALD방식으로 형성하는 것이 바람직하다.The metal oxide film is formed of an aluminum oxide film, a tantalum oxide film (Ta 2 O 5 ), a zirconium oxide film (ZrO 2 ), or a hafnium oxide film (HfO 2 ). In this case, the metal oxide film may be formed by an ALD method, a CVD method, or a PVD method, and preferably, the metal oxide film is formed by an ALD method.
상기 물질막은 상기 금속 산화막만으로 형성된 단일 물질막이다.The material film is a single material film formed only of the metal oxide film.
상기 물질막은 실리콘 산화막 및 실리콘 옥시 나이트라이드막중 어느 하나와 상기 금속 산화막을 조합한 복합막이다.The material film is a composite film in which any one of a silicon oxide film and a silicon oxynitride film is combined with the metal oxide film.
이와 같이, 저온 ALD방식을 적용함으로써, 게이트 절연막 형성전에 기판에 주입된 불순물 분포의 변화를 최소화 할 수 있고, 기판 표면의 식각등을 방지할 수 있다. 또한, ALD공정에서 퍼징을 충분히 실시함으로써, 게이트 절연막의 불순물 농도를 최소화하면서 초박막 게이트 절연막을 형성할 수 있다. 또한, 고 전압 트랜지스터용 게이트 절연막을 실리콘 계열의 산화막과 알루미늄 산화막과 같은 금속 산화막으로 이루어진 이중층으로 형성함으로써, 게이트 절연막의 유전막 특성 및 누설 전류 특성이 개선되어 신뢰성있는 양질의 게이트 절연막을 형성할 수 있다. 또한, PMOS에 본 발명을 적용하는 경우, 문턱 전압 조절을 위해 주입된 불순물, 예컨대 보론(B)의 서킹(sucking) 현상을 억제할 수 있으므로, 문턱 전압 조절을 위한 이온 주입 조건을 확보하는 것이 용이하다.In this way, by applying the low temperature ALD method, it is possible to minimize the change of the impurity distribution injected into the substrate before the gate insulating film is formed, and to prevent the etching of the surface of the substrate. Further, by sufficiently purging in the ALD process, it is possible to form the ultra-thin gate insulating film while minimizing the impurity concentration of the gate insulating film. In addition, the gate insulating film for the high voltage transistor is formed of a double layer including a silicon oxide film and a metal oxide film such as an aluminum oxide film, thereby improving the dielectric film characteristics and leakage current characteristics of the gate insulating film, thereby forming a reliable high quality gate insulating film. . In addition, when the present invention is applied to the PMOS, it is possible to suppress the phenomenon of implanting impurities, for example, boron (B), to adjust the threshold voltage, so that it is easy to secure ion implantation conditions for adjusting the threshold voltage. Do.
이하, 본 발명의 실시예에 의한 트랜지스터 제조 과정에서 이원화된 두께를 갖는 게이트 절연막 형성방법을 첨부된 도면들을 참조하여 상세하게 설명한다.Hereinafter, a method of forming a gate insulating film having a dual thickness in a transistor manufacturing process according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면에서 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다.However, embodiments of the present invention can be modified in many different forms, the scope of the invention should not be construed as limited to the embodiments described below. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. In the drawings, the thicknesses of layers or regions are exaggerated for clarity. In the drawings like reference numerals refer to like elements.
첨부된 도면들 중, 도 4 내지 도 10은 본 발명의 제1 실시예에 의한 트랜지스터 제조 과정에서 이원화된 두께를 갖는 게이트 절연막 형성방법을 단계별로 나타낸 도면들이고, 도 11은 본 발명의 제2 실시예에 의한 트랜지스터 제조 과정에서 이원화된 두께를 갖는 게이트 절연막 형성방법을 나타낸 도면이며, 도 12는 알루미늄 산화막(Al2O3)의 증착두께 변화에 따른 등가 산화막 두께의 변화를 나타낸 그래프이다. 또한, 도 13은 실리콘 산화막 및 알루미늄 산화막으로 이루어진 물질막의 전압-전류 특성을 나타낸 그래프이고, 도 14는 실리콘 산화막 및 알루미늄 산화막과 이들의 조합막에 대한 게이트 전압-전류 특성을 나타낸 그래프이다.4 to 10 are views illustrating, in stages, a method of forming a gate insulating film having a dual thickness in a transistor manufacturing process according to a first embodiment of the present invention, and FIG. 11 is a second embodiment of the present invention. FIG. 12 is a view illustrating a method of forming a gate insulating film having a dual thickness in a transistor manufacturing process according to an example, and FIG. 12 is a graph illustrating a change in an equivalent oxide film thickness according to a deposition thickness of an aluminum oxide film (Al 2 O 3 ). FIG. 13 is a graph showing voltage-current characteristics of a material film composed of a silicon oxide film and an aluminum oxide film, and FIG. 14 is a graph showing gate voltage-current characteristics of a silicon oxide film and an aluminum oxide film and a combination thereof.
먼저 본 발명의 제1 실시예에 의한 트랜지스터 제조 과정에서 이원화된 두께를 갖는 게이트 절연막 형성 방법을 설명한다.First, a method of forming a gate insulating film having a dual thickness in the transistor manufacturing process according to the first embodiment of the present invention will be described.
아래의 설명에 참조될 각 도의 (a)도는 저 전압 트랜지스터 형성영역의 단면을, (b)도는 고 전압 트랜지스터 형성영역의 단면을 각각 나타낸다.(A) of each figure to be referred to the following description shows the cross section of the low voltage transistor formation region, and (b) shows the cross section of the high voltage transistor formation region, respectively.
도 4를 참조하면, 기판(40)에 필드 영역과 활성영역을 설정한다. 필드영역으로 설정된 부분에 소자 분리 산화막(42)을 형성한다. 상기 소자 분리 산화막(42)은 도시된 바와 같이 로코스형이다. 이전에 상기 기판(40)에 N웰 및 P웰 형성영역이 설정되고 이에 필요한 이온주입이 실시된다. 또한, 이 과정에서 기판에 형성되는 결함(defect)의 감소와 화이트 리본(white ribbon) 및 버즈 비크(bird's beak)를 제거하기 위해 기판을 산화시켜 상기 기판(40) 상에 희생 산화막(미도시)을 형성한다. 이후 상기 희생 산화막을 제거한다. 상기 소자 분리 산화막(42)이 형성된 기판(40)의 전면에 110Å정도의 두께로 산화막(44)을 형성한다. 상기 산화막(44)은 후속공정에서 형성될 트랜지스터의 문턱 전압 조절을 위한 도전성 불순물을 이온주입하는 공정에서 기판의 표면을 보호하는 버퍼 역할을 한다. 상기 산화막(44)은 열 산화 방식으로 형성한다. 상기 기판(40)의 전면에 이후 형성될 트랜지스터의 문턱 전압 조절을 위한 이온주입(46)을 실시한다.Referring to FIG. 4, a field region and an active region are set in the substrate 40. An element isolation oxide film 42 is formed in the portion set as the field region. The device isolation oxide film 42 is of a locos type, as shown. Previously, N well and P well formation regions are set in the substrate 40 and ion implantation necessary for this is performed. In addition, a sacrificial oxide film (not shown) is formed on the substrate 40 by oxidizing the substrate to reduce defects formed in the substrate and to remove white ribbon and bird's beak. To form. Thereafter, the sacrificial oxide film is removed. An oxide film 44 is formed on the entire surface of the substrate 40 on which the device isolation oxide film 42 is formed, with a thickness of about 110 Å. The oxide film 44 serves as a buffer to protect the surface of the substrate in a process of ion implanting conductive impurities for controlling the threshold voltage of the transistor to be formed in a subsequent process. The oxide film 44 is formed by thermal oxidation. An ion implantation 46 is performed on the front surface of the substrate 40 to adjust the threshold voltage of a transistor to be formed later.
도 5를 참조하면, 문턱 전압 조절을 위한 이온주입(46)을 실시한 후, 상기 기판(40)으로부터 상기 산화막(44)을 제거한다. 상기 기판(40)을 세정한다.Referring to FIG. 5, after the ion implantation 46 for adjusting the threshold voltage is performed, the oxide layer 44 is removed from the substrate 40. The substrate 40 is cleaned.
도 6을 참조하면, 상기 기판(40) 상에 제1 게이트 절연막(48)을 형성한다. 상기 제1 게이트 절연막(48)은 실리콘 산화막(SiO2) 또는 실리콘 옥시 나이트라이드막(SiON)으로 형성한다. 실리콘 산화막으로 형성하는 경우, 상기 제1 게이트 절연막(48)은 40Å정도의 두께로 형성한다. 그리고 상기 실리콘 옥시 나이트라이드막으로 형성하는 경우, 그에 상응하는 등가 산화막 두께로 형성한다. 상기 실리콘 산화막 또는 실리콘 옥시 나이트라이드막으로 형성되는 상기 제1 게이트 절연막(48)은 산소 분위기의 퍼니스(furnace) 등을 이용한 산화방식으로 형성하는 것이 바람직하다. 상기 제1 게이트 절연막(48)은 실리콘 산화막 또는 실리콘 옥시 나이트라이드막외에 다른 절연막으로 형성할 수도 있다.Referring to FIG. 6, a first gate insulating layer 48 is formed on the substrate 40. The first gate insulating layer 48 is formed of a silicon oxide film (SiO 2 ) or a silicon oxy nitride film (SiON). In the case of forming the silicon oxide film, the first gate insulating film 48 is formed to a thickness of about 40 GPa. When the silicon oxynitride film is formed, the equivalent oxide film thickness is formed. The first gate insulating film 48 formed of the silicon oxide film or the silicon oxy nitride film is preferably formed by an oxidation method using a furnace or the like in an oxygen atmosphere. The first gate insulating film 48 may be formed of an insulating film other than the silicon oxide film or the silicon oxy nitride film.
예컨대, 상기 제1 게이트 절연막(48)은 알루미늄 산화막(Al2O3), 탄탈륨 산화막(Ta2O5), 지르코늄 산화막(ZrO2) 또는 하프늄 산화막(HfO2)등과 같은 금속 산화막으로 형성할 수 있다. 이때, 상기 금속 산화막은 실리콘 산화막의 등가 산화막 두께에 맞춰 형성하는 것이 바람직하다. 또한, 상기 금속 산화막은 ALD방식으로 형성하는 것이 바람직하며, CVD방식 또는 PVD방식으로 형성할 수도 있다.For example, the first gate insulating layer 48 may be formed of a metal oxide layer such as an aluminum oxide layer (Al 2 O 3 ), a tantalum oxide layer (Ta 2 O 5 ), a zirconium oxide layer (ZrO 2 ), or a hafnium oxide layer (HfO 2 ). have. In this case, the metal oxide film is preferably formed in accordance with the equivalent oxide film thickness of the silicon oxide film. In addition, the metal oxide film is preferably formed by an ALD method, and may be formed by a CVD method or a PVD method.
이와 같이, 상기 제1 게이트 절연막(48)은 실리콘 산화막이나 실리콘 옥시 나이트라이드막과 같은 실리콘 계열의 산화막외의 다양한 물질막으로 형성할 수 있으며, 그때 마다 다양한 형성 방법을 적용할 수 있다.As described above, the first gate insulating film 48 may be formed of various material films other than the silicon-based oxide film such as the silicon oxide film or the silicon oxynitride film, and various forming methods may be applied every time.
상기 ALD는 CVD처럼 화학반응을 이용하는 물질막 증착방식이지만, CVD와 다른 점은 물질막 형성에 관여하는 소오스 가스가 챔버내에 혼합되어 공급되지 않고 소오스 가스 별로 구분되어 순차적으로 공급된다는 것이다.The ALD is a material film deposition method using a chemical reaction like CVD, but the difference from CVD is that the source gas, which is involved in forming the material film, is not supplied and mixed in the chamber and is sequentially supplied by source gas.
예컨대, ALD를 이용하여 A원소와 B원소로 구성되는 2성분 물질막을 형성하는 경우, 제1 단계는 반응 챔버에 상기 A원소를 포함하는 제1 소오스 가스를 공급하는 단계이다. 상기 제1 소오스 가스는 기판에 흡착된다. 제2 단계는 제1 퍼징 단계이다. 상기 제1 소오스 가스중에서 상기 기판에 흡착되지 않은 소오스 가스를 퍼징 가스 예컨대, 알곤(Ar)이나 질소(N2)등을 사용하여 반응 챔버 밖으로 배출한다. 제3 단계는 상기 반응 챔버에 상기 B원소를 포함하는 제2 소오스 가스를 공급하는 단계이다. 상기 제2 소오스 가스는 상기 제1 소오스 가스와 반응하게 되는데, 상기 기판의 표면은 상기 제1 소오스 가스가 흡착되어 있으므로, 상기 제1 및 제2 소오스 가스의 반응은 상기 제1 소오스 가스가 존재하는 표면에서만 일어난다. 제4 단계는 제2 퍼징 단계이다. 상기 제2 소오스 가스중에서 상기 제1 소오스 가스와 반응하지 않은 소오스 가스를 상기 반응 챔버 밖으로 배출한다. 상기 제1 및 제2 소오스 가스가 반응되면서 상기 A원소 및 B원소로 구성되는 물질막이 형성되고, 상기 제1 소오스 가스에서 A원소를 제외한 원소와 상기 제2 소오스 가스에서 상기 B원소를 제외한 원소들이 결합된 부산물이 기판의 표면으로부터 분리된다. 상기 부산물은 상기 제2 퍼징 단계에서 퍼징가스와 함께 반응챔버 밖으로 퍼징된다. 상기 제1 내지 제4 단계는 ALD의 한 싸이클을 이룬다. ALD방식은 상기 싸이클을 반복하여 박막을 형성하는 방식이다. 따라서, 상기 싸이클 수를 조절하여 형성하고자 하는 물질막을 두껍게 형성하던가 얇게 형성할 수 있다.For example, when forming a two-component material film composed of element A and element B using ALD, the first step is supplying a first source gas containing element A to the reaction chamber. The first source gas is adsorbed onto the substrate. The second step is a first purging step. The source gas which is not adsorbed to the substrate in the first source gas is discharged out of the reaction chamber using a purge gas such as argon (Ar) or nitrogen (N 2 ). The third step is supplying a second source gas containing element B to the reaction chamber. The second source gas is reacted with the first source gas, and since the first source gas is adsorbed on the surface of the substrate, the reaction of the first and second source gases is performed when the first source gas is present. It only happens on the surface. The fourth step is a second purging step. The source gas which does not react with the first source gas is discharged out of the reaction chamber in the second source gas. As the first and second source gases react, a material film including the A and B elements is formed, and the elements except for the A element in the first source gas and the elements except for the B element in the second source gas The bound byproduct is separated from the surface of the substrate. The by-product is purged out of the reaction chamber together with the purging gas in the second purging step. The first to fourth steps form one cycle of the ALD. The ALD method is a method of forming a thin film by repeating the cycle. Accordingly, the material layer to be formed may be formed thick or thin by controlling the cycle number.
이와 같이, ALD방식을 이용하면, 박막을 구성하는 각 성분만으로 이루어진 층을 순차적으로 증착하는 사이에 퍼징을 실시하므로, 박막내에 불순물의 농도를 최소화할 수 있다. 또한, 초박막을 형성하는 것이 가능하며, 500℃이하의 저온에서 공정이 진행되기 때문에 기판에 기 주입된 불순물 분포가 변화되는 것을 방지할 수 있다.As described above, when the ALD method is used, purging is performed between sequentially depositing layers composed of only the components constituting the thin film, thereby minimizing the concentration of impurities in the thin film. In addition, it is possible to form an ultra-thin film, and since the process proceeds at a low temperature of 500 ° C. or less, it is possible to prevent the impurity distribution previously injected into the substrate from changing.
따라서, 상기 제1 게이트 절연막(48)을 ALD방식으로 형성하는 경우 상기 제1 게이트 절연막(48) 형성전에 상기 기판에 주입된 불순물 분포에 영향을 주지 않으면서 양질의 게이트 절연막을 원하는 두께로 형성할 수 있다.Therefore, when the first gate insulating film 48 is formed by the ALD method, a high quality gate insulating film can be formed to a desired thickness without affecting the impurity distribution injected into the substrate before forming the first gate insulating film 48. Can be.
계속해서, 상기 제1 게이트 절연막(48)이 형성되어 있는 상기 기판(40)의 전면에 감광막(미도시), 예컨대 포토레지스트막을 도포한다. 상기 감광막을 패터닝하여 저 전압 트랜지스터 형성영역으로 설정된 기판의 전면은 노출되고 고 전압 트랜지스터 형성영역으로 설정된 기판의 전면은 덮이는 감광막 패턴(50)을 형성한다. 상기 감광막 패턴(50)을 식각마스크로 사용하여 상기 제1 게이트 절연막(48)의 노출된 부분을 모두 제거한다. 이때, 상기 제1 게이트 절연막(48)의 노출된 부분은 습식식각 또는 건식식각으로 제거할 수 있으나, 기판의 손상을 고려할 때, 습식식각하여 제거하는 것이 바람직하다. 이 결과, 도 7에 도시한 바와 같이, 상기 기판(40)의 상기 저 전압 트랜지스터 형성영역으로 설정된 부분이 노출된다. 상기 감광막 패턴(50)을 제거한 후, 결과물을 세정한다.Subsequently, a photoresist film (eg, a photoresist film) is applied to the entire surface of the substrate 40 on which the first gate insulating film 48 is formed. The photoresist is patterned to form a photoresist pattern 50 which exposes the entire surface of the substrate set as the low voltage transistor formation region and covers the entire surface of the substrate set as the high voltage transistor formation region. The exposed portion of the first gate insulating layer 48 is removed using the photoresist pattern 50 as an etching mask. In this case, the exposed portion of the first gate insulating layer 48 may be removed by wet etching or dry etching. However, in consideration of damage to the substrate, the exposed portion of the first gate insulating layer 48 may be removed by wet etching. As a result, as shown in FIG. 7, the portion set as the low voltage transistor formation region of the substrate 40 is exposed. After removing the photoresist pattern 50, the resultant is washed.
도 8을 참조하면, 상기 제1 게이트 절연막(48)이 제거되어 표면이 노출된 상기 저 전압 트랜지스터 형성영역으로 설정된 기판(40) 상에 상기 기판(40) 상에 상기 제1 게이트 절연막을 덮는 제2 게이트 절연막(52)을 형성한다. 이 결과, 상기 저 전압 트랜지스터 형성 영역으로 설정된 기판 상에 제2 게이트 절연막(52)으로 이루어진 단층 게이트 절연막이 형성되고, 상기 고 전압 트랜지스터 형성영역으로 설정된 기판 상에 상기 제1 및 제2 게이트 절연막(48, 52)으로 이루어지는 이중층의 게이트 절연막이 형성된다. 다시 말하면, 상기 기판의 저 전압 트랜지스터 형성 영역 상에 제1 두께의 단층 게이트 절연막이 형성되고 상기 고 전압 트랜지스터 형성영역 상에 제2 두께의 이중층 게이트 절연막이 형성된다.Referring to FIG. 8, the first gate insulating layer 48 may be covered with the first gate insulating layer on the substrate 40 on the substrate 40 set to the low voltage transistor formation region with the first gate insulating layer 48 removed. A two gate insulating film 52 is formed. As a result, a single-layer gate insulating film made of a second gate insulating film 52 is formed on the substrate set as the low voltage transistor forming region, and the first and second gate insulating films ( A double layer gate insulating film composed of 48 and 52 is formed. In other words, a single-layered gate insulating film of a first thickness is formed on the low voltage transistor forming region of the substrate, and a double-layered gate insulating film of a second thickness is formed on the high voltage transistor forming region.
상기 제2 게이트 절연막(52)은 열 산화 방식을 이용한 실리콘 계열의 산화막, 예컨대 실리콘 산화막 또는 실리콘 옥시 나이트라이드막으로 형성할 수 있다. 이때, 상기 제2 게이트 절연막(52)은 퍼니스나 다른 열 산화막 형성 장치를 이용하여 형성한다. 그러나, 500℃이하, 바람직하게는 250℃∼400℃에서 상기 실리콘 계열의 산화막을 구성하는 원소를 포함하는 소오스 가스들이 기상 상태로 존재하는 경우, ALD방식 형성하는 것이 바람직할 것이다.The second gate insulating layer 52 may be formed of a silicon-based oxide film using a thermal oxidation method, for example, a silicon oxide film or a silicon oxy nitride film. In this case, the second gate insulating layer 52 is formed by using a furnace or another thermal oxide film forming apparatus. However, when source gases containing elements constituting the silicon oxide film at 500 ° C. or lower, preferably 250 ° C. to 400 ° C. exist in a gaseous state, it may be preferable to form the ALD method.
상기 제2 게이트 절연막(52)은 적어도 알루미늄 산화막(Al2O3), 탄탈륨 산화막(Ta2O5), 지르코늄 산화막(ZrO2) 또는 하프늄 산화막(HfO2)등과 같은 금속 산화막을 포함하는 물질막으로 형성할 수도 있다. 이때, 상기 제2 게이트 절연막(52)은 CVD방식, PVD방식 또는 ALD방식으로 형성할 수 있으나, 두께 조절 및 저 농도로 불순물을 포함하는 양질의 게이트 절연막 확보 차원에서 ALD방식으로 형성하는 것이 바람직하다. 이 경우, 공정 온도는 500℃이하, 바람직하게는 250℃∼400℃를 유지한다. 상기 제2 게이트 절연막(52)을 ALD방식을 이용하여 상기 금속 산화막중에서 알루미늄 산화막으로 형성하는 경우, 65Å정도의 두께로 형성하는 것이 바람직하다.The second gate insulating layer 52 may include a material layer including at least a metal oxide layer such as an aluminum oxide layer (Al 2 O 3 ), a tantalum oxide layer (Ta 2 O 5 ), a zirconium oxide layer (ZrO 2 ), a hafnium oxide layer (HfO 2 ), or the like. It can also be formed. In this case, the second gate insulating film 52 may be formed by a CVD method, a PVD method, or an ALD method. However, the second gate insulating film 52 may be formed by an ALD method in order to secure a high-quality gate insulating film containing impurities at low thickness and low concentration. . In this case, process temperature is 500 degrees C or less, Preferably it is 250 degreeC-400 degreeC. In the case where the second gate insulating film 52 is formed of an aluminum oxide film in the metal oxide film by using an ALD method, it is preferable to form the second gate insulating film 52 in a thickness of about 65 GPa.
결론적으로 상기 제2 게이트 절연막(52)은 상기 실리콘 계열의 산화막을 비롯해서 상기 금속 산화막등과 같은 다양한 물질막으로 형성할 수 있고, 그 형성 방법도 물질막에 따라 다양화 할 수 있다.In conclusion, the second gate insulating layer 52 may be formed of various material films such as the silicon oxide film, the metal oxide film, and the like, and the method of forming the second gate insulating film 52 may be varied according to the material film.
도 12를 참조하면, 제1 그래프(G1)는 알루미늄 산화막의 두께 변화에 따른 등가 산화막의 변화를 나타내는데, 상기 알루미늄 산화막의 두께가 65Å정도일 때 그 등가 산화막 두께는 30Å정도임을 알 수 있다.Referring to FIG. 12, the first graph G1 shows the change of the equivalent oxide film according to the change in the thickness of the aluminum oxide film. When the thickness of the aluminum oxide film is about 65 GPa, the equivalent oxide film thickness is about 30 GPa.
상기 제2 게이트 절연막(52)의 두께는 사용되는 물질막이나 사용되는 트랜지스터의 용도에 따라 달라질 수 있다. 예컨대, 상기 제2 게이트 절연막(52)이 실리콘 산화막으로 형성되는 경우, 그 두께는 30Å정도가 될 것이다.The thickness of the second gate insulating layer 52 may vary depending on the material film used or the transistor used. For example, when the second gate insulating film 52 is formed of a silicon oxide film, the thickness thereof will be about 30 kPa.
도 9를 참조하면, 상기 제2 게이트 절연막(52)의 상기 저 전압 트랜지스터 형성 영역으로 설정된 기판을 덮고 있는 영역 상에 제1 게이트 전극(54)을 형성하고, 소자 분리 산화막(42) 사이의 기판에 소오스 및 드레인 영역으로 이용되는 불순물 영역(56)을 형성하여 제1 트랜지스터를 형성한다. 상기 제1 트랜지스터의 게이트 절연막은 실리콘 계열의 산화막 또는 ALD방식, CVD방식 또는 PVD방식으로 형성되는 금속 산화막인데, 이는 상기 제1 트랜지스터의 게이트 절연막이 상기 제2 게이트 절연막(52)이기 때문이다. 상기 기판의 고 전압 트랜지스터 형성영역에서 상기 제2 게이트 절연막(52) 상에 제2 게이트 전극(58)을 형성한다. 상기 제1 게이트 전극(54)은 이때 형성된다. 상기 제2 게이트 전극(58)을 형성한 후, 소자 분리 산화막(42) 사이의 기판에 상기 불순물 영역(56)을 형성한다. 이렇게 해서, 상기 기판의 고 전압 트랜지스터 형성영역 상에 제2 트랜지스터가 형성된다. 결국, 상기 기판(40) 상의 두 영역, 예컨대 로직 파트와 DRAM파트 또는 로직 파트와 구동 트랜지스터 영역 각각에 등가 산화막 두께가 30Å정도인 게이트 절연막을 구비하는 제1 트랜지스터와 등가 산화막 두께가 70Å정도인 게이트 절연막을 구비하는 제2 트랜지스터가 형성된다. 상기 제2 트랜지스터의 게이트 절연막은 상기 제1 및 제2 게이트 절연막(48, 52)으로 이루어진 복합막이므로, 적어도 금속 산화막을 포함하는 물질막이다. 곧, 상기 제2 트랜지스터의 게이트 절연막은 상기 금속 산화막만으로 형성된 물질막이거나, 하층이 실리콘 계열 산화막이고 상층이 상기 금속 산화막인 복합막이거나, 하층이 상기 금속 산화막이고 상층이 상기 실리콘 계열 산화막인 복합막이다.Referring to FIG. 9, a first gate electrode 54 is formed on a region of the second gate insulating layer 52 that covers the substrate set as the low voltage transistor formation region, and the substrate between the device isolation oxide layers 42 is formed. Impurity regions 56 used as source and drain regions are formed in the first transistors. The gate insulating film of the first transistor is a silicon-based oxide film or a metal oxide film formed by an ALD method, a CVD method, or a PVD method, because the gate insulating film of the first transistor is the second gate insulating film 52. A second gate electrode 58 is formed on the second gate insulating layer 52 in the high voltage transistor formation region of the substrate. The first gate electrode 54 is formed at this time. After the second gate electrode 58 is formed, the impurity region 56 is formed on the substrate between the device isolation oxide layers 42. In this way, a second transistor is formed on the high voltage transistor formation region of the substrate. As a result, a gate having an equivalent oxide thickness of about 70 ms and a first transistor including a gate insulating film having an equivalent oxide thickness of about 30 ms in each of two regions on the substrate 40, for example, a logic part and a DRAM part or a logic part and a driving transistor region. A second transistor having an insulating film is formed. Since the gate insulating film of the second transistor is a composite film composed of the first and second gate insulating films 48 and 52, it is a material film including at least a metal oxide film. That is, the gate insulating film of the second transistor is a material film formed only of the metal oxide film, or a composite film of which a lower layer is a silicon oxide film and an upper layer is the metal oxide film, or a lower layer is the metal oxide film and an upper layer is the silicon oxide film. to be.
다음은 본 발명의 제2 실시예에 의한 트랜지스터 제조 과정에서 이원화된 두께를 갖는 게이트 절연막 형성방법을 설명한다.Next, a method of forming a gate insulating film having a dual thickness in the transistor manufacturing process according to the second embodiment of the present invention will be described.
제2 실시예는 로코스형외의 다른 형태의 소자 분리 산화막에 본 발명을 적용한 경우이다.The second embodiment is a case where the present invention is applied to an element isolation oxide film of another type other than the LOCOS type.
도 10을 참조하면, 기판(40)에 로코스형 소자 분리 산화막(도 4의 42)을 형성하는 것이 아니라 트랜치(T)를 형성한 다음, 상기 트랜치(T)에 소자분리 절연막(60)을 채워서 트랜치형 소자 분리 절연막을 형성한다. 이후 제1 실시예에 따라, 상기 기판(40)의 저 전압 트랜지스터 형성영역 상에 제2 게이트 절연막(52)으로 이루어지는 제1 게이트 절연막과 고 전압 트랜지스터 형성영역 상에 제1 및 제2 게이트 절연막(48, 52)로 이루어지는 상기 제1 두께보다 두꺼운 제2 두께를 갖는 게이트 절연막을 형성한다.Referring to FIG. 10, instead of forming a LOCOS type device isolation oxide layer (42 in FIG. 4) on the substrate 40, a trench T is formed, and then a device isolation insulating layer 60 is filled in the trench T. A trench element isolation insulating film is formed. Then, according to the first embodiment, the first gate insulating film made of the second gate insulating film 52 on the low voltage transistor forming region of the substrate 40 and the first and second gate insulating films on the high voltage transistor forming region ( 48 and 52, a gate insulating film having a second thickness thicker than the first thickness is formed.
또한, 도 11에 도시한 바와 같이, 상기 제2 게이트 절연막(52)의 상기 저 전압 트랜지스터 형성영역, 예컨대 로직 파트를 덮는 영역 및 상기 고 전압 트랜지스터 형성영역, 예컨대 구동 트랜지스터 형성영역을 덮는 영역 상에 각각 제1 및 제2 게이트 전극(54, 58)을 형성한 후, 상기 트랜치형 소자 분리 산화막(60) 사이에 불순물 영역(56)을 형성한다. 이 과정은 제1 실시예를 따른다. 이렇게 함으로써, 제1 실시예와 마찬가지로 상기 각 영역에 게이트 절연막의 두께가 이원화된 제1 및 제2 트랜지스터가 형성된다.11, on the region covering the low voltage transistor forming region, for example, the logic part, and the region covering the high voltage transistor forming region, for example, the driving transistor forming region, of the second gate insulating film 52. After forming the first and second gate electrodes 54 and 58, respectively, an impurity region 56 is formed between the trench type isolation oxide layers 60. This process is according to the first embodiment. By doing so, first and second transistors having dual thicknesses of gate insulating films are formed in the respective regions as in the first embodiment.
도 13 및 도 14를 참조하면, 알루미늄 산화막(Al2O3)으로 형성된 단일 물질막 및 실리콘 산화막과 알루미늄 산화막으로 이루어진 이중층 물질막의 실리콘 산화막에 대한 전기적 특성을 알 수 있다.13 and 14, the electrical properties of the silicon oxide film of the single material film formed of the aluminum oxide film (Al 2 O 3 ) and the double layer material film composed of the silicon oxide film and the aluminum oxide film can be seen.
먼저, 도 13은 실리콘 산화막 상에 알루미늄 산화막이 증착된 물질막의 전류-전압 특성 곡선을 나타낸 것으로, 상기 실리콘 산화막은 20Å정도의 두께로 형성하고, 상기 알루미늄 산화막은 55Å정도의 두께로 형성한다. 도 13을 참조하면, 전압이 +4V에서 -3V까지 변화하는 동안에 전류값은 0.2에서 1.0까지 변하지만, 동일한 경로를 따라 변하는 것을 알 수 있다. 이것은 실리콘 산화막과 알루미늄 산화막으로 이루어진 물질막이 이력곡선(hysterisis)을 나타내지 않는다는 것을 의미하는 것으로 상기 물질막이 안정된 유전막이라는 것을 의미한다.First, FIG. 13 shows a current-voltage characteristic curve of a material film in which an aluminum oxide film is deposited on a silicon oxide film. The silicon oxide film is formed to a thickness of about 20 kW, and the aluminum oxide film is formed to a thickness of about 55 kW. Referring to FIG. 13, it can be seen that while the voltage varies from + 4V to -3V, the current value varies from 0.2 to 1.0, but changes along the same path. This means that a material film composed of a silicon oxide film and an aluminum oxide film does not exhibit hysterisis, which means that the material film is a stable dielectric film.
또한, 도 14는 게이트 절연막이 실리콘 산화막일 때와 알루미늄 산화막일 때와 실리콘 산화막과 알루미늄 산화막으로 이루어진 물질막일 때 게이트 전압-전류특성을 나타낸 것으로써, 가로 축은 전기장을, 세로 축은 누설 전류를 각각 나타낸다. 또한, 제2 내지 제6 그래프(G2, G3, G4, G5, G6)는 각각 상기 게이트 절연막이 실리콘 산화막, 알루미늄 산화막, 실리콘 산화막과 알루미늄 산화막으로 이루어진 이중막, 자외선-오존(UV-O3)으로 형성된 버퍼층과 알루미늄 산화막으로 이루어진 이중막 및 RTO(Rapid Thermal Oxidation)방식으로 형성된 실리콘 산화막과 알루미늄 산화막으로 이루어진 이중막에 대한 게이트 전류-전압 특성을 나타내는 그래프들이다. 이를 참조하면, 동일 전기장에서 실리콘 산화막에 비해 알루미늄 산화막이 누설 전류 특성이 우수함을 알 수 있다. 즉, 알루미늄 산화막의 누설 전류가 작다.Fig. 14 shows gate voltage-current characteristics when the gate insulating film is a silicon oxide film, an aluminum oxide film, and a material film made of a silicon oxide film and an aluminum oxide film, and the horizontal axis represents an electric field and the vertical axis represents a leakage current, respectively. . In addition, the second to sixth graphs G2, G3, G4, G5, and G6 may each include a double layer of silicon oxide, an aluminum oxide, a silicon oxide layer, and an aluminum oxide layer, and ultraviolet-ozone (UV-O 3 ). These graphs show gate current-voltage characteristics of a double layer consisting of a double layer consisting of a buffer layer and an aluminum oxide layer formed of silicon oxide, and a silicon oxide layer formed of a rapid thermal oxidation (RTO) method and an aluminum oxide layer. Referring to this, it can be seen that the aluminum oxide film has better leakage current characteristics than the silicon oxide film in the same electric field. That is, the leakage current of the aluminum oxide film is small.
이와 같이, 실리콘 산화막과 알루미늄 산화막으로 이루어진 이중층의 게이트 절연막은 유전적으로 안정하면서 누설절류 특성이 우수하여 신뢰성이 있는 양질의 게이트 절연막임을 알 수 있다. 따라서, 상기 제1 및 제2 게이트 절연막을 각각 구비하는 상기 제1 및 제2 트랜지스터의 전기적 특성도 개선된다.Thus, it can be seen that the double-layered gate insulating film composed of the silicon oxide film and the aluminum oxide film is a high-quality gate insulating film that is dielectrically stable and has excellent leakage current flow characteristics and reliability. Accordingly, the electrical characteristics of the first and second transistors having the first and second gate insulating films, respectively, are also improved.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기 보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 상기 제2 게이트 절연막을 실리콘 산화막 또는 실리콘 옥시 나이트라이드막과 알루미늄 산화막으로 이루어지는 제2 게이트 절연막을 형성할 수도 있지만, 알루미늄 산화막으로 형성할 수도 있을 것이다. 이때, 그 형성방식으로는 상기한 ALD방식을 이용하거나 CVD나 PVD와 같은 다른 방식을 이용할 수도 있을 것이다. 또한, 본 발명의 실시예에 의한 이원화된 두께의 게이트 절연막 형성 방법을 트랜지스터 형성공정 뿐만 아니라 다른 공정에도 적용할 수 있을 것이다. 예컨대, 트랜지스터 형성후의 후속 공정에서 영역별로 두께가 다른 물질막을 형성하는데 적용할 수 있을 것이다. 이때, 상기 물질막의 형성 조건은 상기 게이트 절연막을 형성할 때보다 완화될 수 있으므로, 그 형성 방식을 ALD방식으로 한정할 필요는 없을 것이다. 이러한 이유로 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.While many details are set forth in the foregoing description, they should be construed as illustrative of preferred embodiments, rather than to limit the scope of the invention. For example, one of ordinary skill in the art may form the second gate insulating film as a silicon oxide film or a second gate insulating film including a silicon oxynitride film and an aluminum oxide film, but may be formed of an aluminum oxide film. Could be At this time, the formation method may use the above-described ALD method or another method such as CVD or PVD. In addition, the method of forming a gate insulating film having a binary thickness according to an embodiment of the present invention may be applied to other processes as well as a transistor forming process. For example, it may be applied to form a material film having a different thickness for each region in a subsequent process after transistor formation. In this case, since the formation conditions of the material film may be relaxed than when forming the gate insulating film, it is not necessary to limit the formation method to the ALD method. For this reason, the scope of the present invention should not be defined by the described embodiments, but should be determined by the technical spirit described in the claims.
상술한 바와 같이, 본 발명의 실시예에 의한 이원화된 두께를 갖는 게이트 절연막 형성 방법에서 상기 제1 및 제2 게이트 절연막중 적어도 어느 하나를 ALD방식으로 형성한다. ALD방식은 저온(예컨대, 500℃ 이하) 공정이므로, 게이트 절연막 형성전에 기판에 주입된 불순물 분포의 변화를 최소화 할 수 있고, 기판 표면의 식각을 방지할 수 있다. 아울러, 완전한 퍼징으로 초박막 게이트 절연막 형성과 함께 상기 게이트 절연막에 포함되는 불순물 농도를 최소화 할 수 있다.As described above, in the method for forming a gate insulating film having a binary thickness according to an embodiment of the present invention, at least one of the first and second gate insulating films is formed by the ALD method. Since the ALD method is a low temperature process (for example, 500 ° C. or less), it is possible to minimize the change in the distribution of impurities injected into the substrate before the gate insulating film is formed, and to prevent the etching of the surface of the substrate. In addition, it is possible to minimize the concentration of impurities included in the gate insulating film together with the formation of the ultra-thin gate insulating film by complete purging.
또한, 도 13 및 도 14에 도시한 바와 같이 게이트 절연막을 실리콘 산화막과 ALD방식으로 형성된 알루미늄 산화막으로 구성되는 이중층으로 형성함으로써, 그 유전막 특성 및 누설 전류 특성이 개선된다. 따라서, 신뢰성있는 양질의 게이트 절연막을 형성할 수 있다.Further, as shown in Figs. 13 and 14, the gate insulating film is formed of a double layer composed of a silicon oxide film and an aluminum oxide film formed by the ALD method, thereby improving the dielectric film characteristics and the leakage current characteristics. Therefore, a reliable high quality gate insulating film can be formed.
특히, PMOS의 경우, ALD방식으로 게이트 절연막을 형성함으로써, 문턱 전압 조절을 위해 주입된 불순물, 예컨대 보론(B)의 서킹(sucking) 현상을 억제할 수 있다. 곧, 게이트 절연막 형성과정에서 문턱전압 조절을 위해 주입된 불순물이 어느 정도 서킹되는지를 예측할 수 있다. 따라서, 문턱 전압 조절을 위한 이온 주입 과정에서 이점을 고려함으로써, 이온 주입 조건을 확보하기 용이한 잇점이 있다.In particular, in the case of the PMOS, the gate insulating film is formed by the ALD method, so that a phenomenon of sucking of impurities, for example, boron B, injected for controlling the threshold voltage can be suppressed. In other words, it is possible to predict how much of the impurity implanted for controlling the threshold voltage during the gate insulating film formation is surged. Therefore, by considering the advantages in the ion implantation process for adjusting the threshold voltage, there is an advantage that it is easy to secure the ion implantation conditions.
Claims (16)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990040651A KR100363082B1 (en) | 1999-09-21 | 1999-09-21 | Method for forming a gate insulating film having a dualistic thickness in process of fabrication of a transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990040651A KR100363082B1 (en) | 1999-09-21 | 1999-09-21 | Method for forming a gate insulating film having a dualistic thickness in process of fabrication of a transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010028417A true KR20010028417A (en) | 2001-04-06 |
| KR100363082B1 KR100363082B1 (en) | 2002-11-30 |
Family
ID=19612432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990040651A KR100363082B1 (en) | 1999-09-21 | 1999-09-21 | Method for forming a gate insulating film having a dualistic thickness in process of fabrication of a transistor |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100363082B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100379621B1 (en) * | 2001-07-10 | 2003-04-10 | 광주과학기술원 | Gate insulator of MOS transistor and method for fabricating the same |
| US7396777B2 (en) | 2004-04-19 | 2008-07-08 | Samsung Electronics Co., Ltd. | Method of fabricating high-k dielectric layer having reduced impurity |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0645606A (en) * | 1992-07-22 | 1994-02-18 | Fujitsu Ltd | Manufacture of thin-film transistor matrix |
-
1999
- 1999-09-21 KR KR1019990040651A patent/KR100363082B1/en not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100379621B1 (en) * | 2001-07-10 | 2003-04-10 | 광주과학기술원 | Gate insulator of MOS transistor and method for fabricating the same |
| US7396777B2 (en) | 2004-04-19 | 2008-07-08 | Samsung Electronics Co., Ltd. | Method of fabricating high-k dielectric layer having reduced impurity |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100363082B1 (en) | 2002-11-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100949227B1 (en) | Semiconductor device and manufacturing method thereof | |
| US7118974B2 (en) | Method of generating multiple oxides by plasma nitridation on oxide | |
| KR100880309B1 (en) | Method for manufacturing a semiconductor device | |
| KR100628875B1 (en) | Sonos non-volatile memory device and method of manufacturing the same | |
| KR101139194B1 (en) | Manufacturing method for semiconductor apparatus | |
| US20070117391A1 (en) | Method for manufacturing multi-thickness gate dielectric layer of semiconductor device | |
| KR20050014317A (en) | semiconductor device with floating trap type nonvolatile memory cell and fabricating method thereof | |
| KR100539213B1 (en) | Method of forming a composite dielectric layer and method of manufacturing a semiconductor device using the same | |
| US20040121544A1 (en) | High-k tunneling dielectric for read only memory device and fabrication method thereof | |
| JP2000049349A (en) | Manufacture for field-effect device in integrated circuit | |
| JP4358504B2 (en) | Method for manufacturing nonvolatile semiconductor memory device | |
| KR100363082B1 (en) | Method for forming a gate insulating film having a dualistic thickness in process of fabrication of a transistor | |
| KR100829612B1 (en) | Method for forming a thin film and method for manufacturing a charge trap type non-volatile memory device | |
| US7262098B2 (en) | Manufacturing process of a semiconductor non-volatile memory cell | |
| KR100791333B1 (en) | Method for fabricating nonvolatible memory device and nonvolatible memory device fabricated thereby | |
| KR20050060268A (en) | Method for fabrication of transistor having sonos structure | |
| KR100790567B1 (en) | Semiconductor device having high-k composite gate insulating layer and method of fabricating the same | |
| KR20050039339A (en) | Method of manufacturing a nonvolatile memory device | |
| KR100466209B1 (en) | Method of manufacturing semiconductor device | |
| KR20070106155A (en) | Method for manufacturing non volatile memory device | |
| KR100435134B1 (en) | Semiconductor device having insulating film and method of manufacturing thereof | |
| JP2003133432A (en) | Semiconductor device and manufacturing method thereof | |
| KR20070109633A (en) | Method for fabricating non-volatile memory device and non-volatile memory device fabricated thereby | |
| KR20060113862A (en) | Method for manufacturing semiconductor device | |
| KR20030093716A (en) | Method for fabricating semiconductor device having meta-gate electrode |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20081103 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |