KR20010026512A - Multi chip package - Google Patents
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Abstract
Description
본 발명은 멀티 칩 패키지에 관한 것으로 더욱 상세하게는 반도체 칩의 크기 및 본딩패드들의 형성 위치와 관계없이 하나의 베이스 기판에 적어도 2개이상의 반도체 칩을 패키징한 멀티 칩 패키지에 관한 것이다.The present invention relates to a multi-chip package, and more particularly, to a multi-chip package in which at least two semiconductor chips are packaged on one base substrate regardless of the size of the semiconductor chip and the formation position of the bonding pads.
최근, 전자 및 정보기기의 다기능화, 고속화 및 대용량화에 대응하고 메모리 모듈의 실장밀도를 향상시켜 전자 및 정보기기를 소형화시키기 위해서 베이스 기판 상에 여러개의 반도체 칩을 수평 또는 수직으로 적층시켜 실장한 멀티 칩 패키지가 개발되고 있다.Recently, in order to reduce the multi-function, high-speed and large-capacity of electronic and information devices, and to increase the mounting density of memory modules and to reduce the size of electronic and information devices, multiple semiconductor chips are stacked or mounted vertically on a base substrate. Chip packages are being developed.
여기서, 베이스 기판에 2개 반도체 칩을 수평으로 실장한 수평형 멀티 칩 패키지(1)의 조립공정을 개략적으로 설명하면 도 1에 도시된 바와 같이 상부면에 접속패드들(44)이 형성되고 하부면에 회로패턴들(도시 안됨)과 솔더볼 패드들(46)이 형성된 베이스 기판(40) 중 접속패드들(44)이 형성된 상부면에 2개의 반도체 칩(10,20)을 베이스 기판(44)과 수평이 되도록 부착한다.Here, the assembly process of the horizontal multi-chip package 1 in which two semiconductor chips are mounted horizontally on the base substrate will be described in brief. As shown in FIG. Of the base substrate 40 on which circuit patterns (not shown) and solder ball pads 46 are formed, two semiconductor chips 10 and 20 are formed on the upper surface on which the connection pads 44 are formed. Attach horizontally with
이때, 본딩패드들(15,25)이 형성되지 않은 면이 베이스 기판(40)과 마주보도록 반도체 칩들(10,20)을 부착한다.At this time, the semiconductor chips 10 and 20 are attached so that the surface on which the bonding pads 15 and 25 are not formed faces the base substrate 40.
2개의 반도체 칩(10,20)이 베이스 기판(44)에 수평으로 부착되면, 반도체 칩(10,20)의 상부면에 형성된 본딩패드들(15,25)과 베이스 기판(40)에 형성된 접속패드들(44)을 도전성 재질의 와이어(50)를 이용하여 전기적으로 연결시키고, 반도체 칩(10,20)과 와이어(50) 및 접속패드들(44)을 보호하기 위해서 반도체 칩들(10,20)이 부착된 베이스 기판(40)의 상부면 전체를 몰딩수지로 덮어 봉지체(70)를 형성한 후에 베이스 기판(40)의 하부면에 형성된 솔더볼 패드들(46)에 솔더볼들(80)을 접속시킨다.When the two semiconductor chips 10 and 20 are horizontally attached to the base substrate 44, the bonding pads 15 and 25 formed on the upper surfaces of the semiconductor chips 10 and 20 and the connection formed on the base substrate 40 are provided. In order to electrically connect the pads 44 using a wire 50 made of a conductive material, and to protect the semiconductor chips 10 and 20, the wire 50, and the connection pads 44, the semiconductor chips 10 and 20. The entire surface of the upper surface of the base substrate 40 to which is attached is covered with molding resin to form the encapsulation body 70, and then solder balls 80 are formed on the solder ball pads 46 formed on the lower surface of the base substrate 40. Connect.
그러나, 상술한 바와 같이 하나의 베이스 기판에 적어도 2개이상의 반도체 칩을 수평으로 실장하면, 멀티 칩 패키지의 크기가 커지기 때문에 메모리 모듈의 실장밀도가 저하된다.However, as described above, when at least two semiconductor chips are horizontally mounted on one base substrate, the size of the multi-chip package is increased, thereby lowering the mounting density of the memory module.
이러한 문제점을 극복하기 위해서 종래에는 도 2에 도시된 바와 같이 베이스 기판(40) 위에 적어도 2개 이상의 반도체 칩(10,20)을 수직으로 적층시켜 멀티 칩 패키지의 크기를 줄이고 있다.In order to overcome this problem, as shown in FIG. 2, at least two or more semiconductor chips 10 and 20 are vertically stacked on the base substrate 40 to reduce the size of the multi-chip package.
이와 같은 적층형 멀티 칩 패키지(2)의 제조 공정을 첨부된 도면 도 2를 참조하여 개략적으로 설명하면, 상부면에 접속패드들(44)이 형성되고 하부면에 회로패턴들(도시 안됨)과 솔더볼 패드들(46)이 형성된 베이스 기판(40) 중 접속패드들(44)이 형성된 상부면에 소정크기를 갖는 제 1 반도체 칩(10)을 부착한다.The manufacturing process of the stacked multi-chip package 2 will be described with reference to FIG. 2. Referring to FIG. 2, connection pads 44 are formed on an upper surface, and circuit patterns (not shown) and solder balls on the lower surface. The first semiconductor chip 10 having a predetermined size is attached to an upper surface of the base substrate 40 on which the pads 46 are formed, on which the connection pads 44 are formed.
이때, 본딩패드들(15)이 형성되지 않은 면이 베이스 기판(40)과 마주보도록 제 1 반도체 칩(10)을 부착한다.At this time, the first semiconductor chip 10 is attached so that the surface on which the bonding pads 15 are not formed faces the base substrate 40.
이후, 본딩패드들(15)이 외부로 노출되도록 제 1 반도체 칩(10)의 상부면에 제 2 반도체 칩(20)을 부착하고, 제 1 및 제 2 반도체 칩(10,20)의 상부면 소정부분에 형성된 본딩패드들(15)과 베이스 기판(40)에 형성된 접속패드들(44)을 와이어(50)를 이용하여 전기적으로 연결시킨다.Thereafter, the second semiconductor chip 20 is attached to the upper surface of the first semiconductor chip 10 so that the bonding pads 15 are exposed to the outside, and the upper surfaces of the first and second semiconductor chips 10 and 20 are attached. The bonding pads 15 formed on the predetermined portion and the connection pads 44 formed on the base substrate 40 are electrically connected using the wire 50.
여기서, 제 1 및 제 2 반도체 칩들(10,20)을 수직으로 적층시키는 경우, 반드시 제 1 반도체 칩(10)의 본딩패드들(15)은 에지에 형성되어야 하며, 제 1 반도체 칩(10)의 크기가 제 2 반도체 칩(20)의 크기보다 커야되는데, 이는 제 2 반도체 칩(20)의 외부로 제 1 반도체 칩(10)의 본딩패드들(15)을 노출시켜 베이스 기판(40)의 접속패드들(44)과 제 1 반도체 칩(10)의 본딩패드들(50)을 와이어 본딩하기 위해서이다.In this case, when the first and second semiconductor chips 10 and 20 are stacked vertically, the bonding pads 15 of the first semiconductor chip 10 must be formed at an edge and the first semiconductor chip 10 Should be larger than the size of the second semiconductor chip 20, which exposes the bonding pads 15 of the first semiconductor chip 10 to the outside of the second semiconductor chip 20. This is to wire bond the connection pads 44 and the bonding pads 50 of the first semiconductor chip 10.
이와 같이 와이어 본딩이 완료되면, 제 1 및 제 2 반도체 칩(10,20)과 와이어(50) 및 접속패드들(44)을 보호하기 위해서 2개의 반도체 칩(10,20)이 수직으로 적층된 베이스 기판(40)의 상부면 전체를 몰딩수지로 덮어 봉지체(70)를 형성한 후 베이스 기판(40)의 하부면에 형성된 솔더볼 패드들(46)과 솔더볼들(80)을 접속시킨다. 미설명 부호 30은 절연성 접착제이다.When the wire bonding is completed as described above, two semiconductor chips 10 and 20 are vertically stacked to protect the first and second semiconductor chips 10 and 20, the wire 50, and the connection pads 44. After forming the encapsulation body 70 by covering the entire upper surface of the base substrate 40 with a molding resin, the solder ball pads 46 and the solder balls 80 formed on the lower surface of the base substrate 40 are connected. Reference numeral 30 is an insulating adhesive.
그러나, 상술한 두 종류의 멀티 칩 패키지, 즉 도 1에 도시된 수평형 멀티 칩 패키지와 도 2에 도시된 수직형 멀티 칩 패키지에서 중앙부분에 본딩패드들이 형성된 반도체 칩을 베이스 기판에 실장하여 와이어 본딩하는 것이 어려워 주로 에지에 본딩패드들이 형성된 반도체 칩을 이용함으로써, 멀티 칩 패키지를 제작하는데 반도체 칩의 본딩패드들의 위치에 따른 선택에 많은 제약을 받게 된다.However, in the above-described two types of multi-chip packages, that is, the horizontal multi-chip package shown in FIG. 1 and the vertical multi-chip package shown in FIG. Since it is difficult to bond, mainly by using a semiconductor chip having bonding pads formed at edges, many constraints are placed on the selection of the bonding pads of the semiconductor chip in manufacturing a multi-chip package.
즉, 도 1에 도시된 수평형 멀티 칩 패키지에서 중앙에 본딩패드들이 형성된 반도체 칩들을 베이스 기판에 실장할 경우 본딩패드들과 접속패드들을 전기적으로 연결하는 와이어의 길이가 길어져 처짐이 발생된다.That is, when the semiconductor chips having bonding pads formed in the center of the horizontal multi-chip package shown in FIG. 1 are mounted on the base substrate, the length of the wires electrically connecting the bonding pads and the connection pads is increased, resulting in sag.
이로 인해, 반도체 칩의 에지와 와이어가 접촉되어 쇼트가 발생되거나, 몰딩공정을 진행할 때 몰딩수지의 흐름에 의해 서로 인접한 와이어들이 쇼트된다.As a result, the short circuit occurs due to contact between the edge of the semiconductor chip and the wire, or the wires adjacent to each other are shorted by the flow of the molding resin during the molding process.
그리고, 도 2에 도시된 적층형 멀티 칩 패키지에서 중앙에 본딩패드들이 형성된 반도체 칩들을 베이스 기판에 실장할 경우 위에 적층되는 반도체 칩에 의해 본딩패드들이 덮여져 외부로 노출되지 않기 때문에 와이어 본딩이 불가능하다.In the stacked multi-chip package illustrated in FIG. 2, when the semiconductor chips having bonding pads formed at the center thereof are mounted on a base substrate, wire bonding is impossible because the bonding pads are covered by the semiconductor chips stacked above and are not exposed to the outside. .
또한, 적층형 멀티 칩 패키지의 경우 상술한 바와 같이 베이스 기판에 접착되는 반도체 칩의 본딩패드들이 반도체 칩의 상부에 적층되는 다른 반도체 칩에 의해 덮여지면 안되기 때문에 도 2에 도시된 바와 같이 베이스 기판에서 멀어질수록 크기다 작은 반도체 칩을 사용해야 함으로써, 반도체 칩의 크기에 제약을 받게되는 문제점이 있다.In addition, in the case of the stacked multi-chip package, the bonding pads of the semiconductor chip adhered to the base substrate as described above should not be covered by other semiconductor chips stacked on the semiconductor chip. By using a semiconductor chip that is smaller in size, there is a problem that the size of the semiconductor chip is restricted.
따라서, 본 발명의 목적은 상기와 같은 문제점을 감안하여 안출된 것으로써, 반도체 칩의 크기 및 본딩패드들의 형성위치와 관계없이 반도체 칩을 베이스 기판에 실장하여 멀티 칩 패키지를 제작함으로써, 에서 반도체 칩의 선택의 폭을 넓히는데 있다.Accordingly, an object of the present invention has been made in view of the above problems, by fabricating a multi-chip package by mounting the semiconductor chip on the base substrate irrespective of the size of the semiconductor chip and the formation position of the bonding pads, To broaden the choices.
본 발명의 다른 목적은 다음의 상세한 설명과 첨부된 도면으로부터 보다 명확해 질 것이다.Other objects of the present invention will become more apparent from the following detailed description and the accompanying drawings.
도 1은 종래의 수평형 멀티 칩 패키지의 구조를 나타낸 단면도.1 is a cross-sectional view showing the structure of a conventional horizontal multi-chip package.
도 2는 종래의 적층형 멀티 칩 패키지의 구조를 나타낸 단면도.Figure 2 is a cross-sectional view showing the structure of a conventional stacked multi-chip package.
도 3은 본 발명의 제 1 실시예에 의한 수직형 멀티 칩 패키지에서 와이어 본딩까지의 공정이 완료된 것을 나타낸 절단 사시도.3 is a cut perspective view illustrating a process up to wire bonding in a vertical multi-chip package according to a first embodiment of the present invention;
도 4는 본 발명의 제 1 실시예에 의한 수직형 멀티 칩 패키지의 구조를 나타낸 단면도.4 is a cross-sectional view showing the structure of a vertical multi-chip package according to a first embodiment of the present invention.
도 5는 본 발명의 제 2 실시예에 의한 적층형 멀티 칩 패키지에서 와이어 본딩까지의 공정 진행을 나타낸 절단 사시도.FIG. 5 is a cutaway perspective view illustrating a process up to wire bonding in a stacked multi-chip package according to a second exemplary embodiment of the present invention. FIG.
도 6은 본 발명의 제 2 실시예에 의한 적층형 멀티 칩 패키지의 구조를 나타낸 단면도.6 is a cross-sectional view showing the structure of a stacked multi-chip package according to a second embodiment of the present invention.
이와 같은 목적을 달성하기 위해서 본 발명은 소정크기를 갖고 소정위치에 본딩패드들이 형성된 복수개의 반도체 칩들과, 상부면에 반도체 칩들이 접착제를 개재하여 수평 또는 수직으로 접착되며, 본딩패드들과 대응되는 위치에 적어도 1개 이상의 슬롯이 형성되고, 하부면과 상부면 중 적어도 어느 한 면에 접속패드들이 형성된 베이스 기판과, 본딩패드들과 접속패드들을 전기적으로 연결시키는 도전성 재질의 와이어들과, 각각의 슬롯을 통해 베이스 기판의 하부면으로 노출된 와이어들과 접속패드들을 및 본딩패드들을 덮어 보호하는 코팅물와, 반도체 칩들과 와이어를 포함하여 베이스 기판의 일면을 덮어 반도체 칩들 및 와이어를 보호하는 봉지체로 구성된다.In order to achieve the above object, the present invention provides a plurality of semiconductor chips having a predetermined size and bonding pads formed at predetermined positions, and the semiconductor chips adhered to the upper surface of the semiconductor chips horizontally or vertically through an adhesive and corresponding to the bonding pads. A base substrate having at least one slot formed at a position and having connection pads formed on at least one of a lower surface and an upper surface thereof, wires of conductive material electrically connecting the bonding pads and the connection pads, A coating covering and protecting the wires, the connection pads and the bonding pads exposed through the slot to the lower surface of the base substrate, and an encapsulant covering the one surface of the base substrate including the semiconductor chips and wires to protect the semiconductor chips and the wires. do.
이하, 본 발명에 의한 멀티 칩 패키지의 구조 및 제조 방법을 첨부된 도면 도3 내지 도 6을 참조하여 설명하면 다음과 같다.Hereinafter, a structure and a manufacturing method of a multi-chip package according to the present invention will be described with reference to FIGS. 3 to 6.
제 1 실시예에 따른 수평형 멀티 칩 패키지는 도 4에 도시된 바와 같이 크게 본딩패드들의 형성 위치가 서로 다르며 크기는 동일한 복수개의 제 1 및 제 2 반도체 칩(110,120), 접착제(130)를 개재하여 제 1 및 제 2 반도체 칩들(110,120)이 평행하기 부착되는 베이스 기판(140), 제 1 및 반도체 칩(110,120)과 베이스 기판(140)을 전기적으로 연결시켜주는 와이어(150), 제 1 및 제 2 반도체 칩(110,120)과 와이어(150)를 보호하는 코팅물(160)과 봉지체(170) 및 베이스 기판(140)에 접속되어 제 1 및 제 2 반도체 칩들(110,120)의 입출력 리드 역할을 하는 솔더볼들(180)로 구성된다.As shown in FIG. 4, the horizontal multi-chip package according to the first exemplary embodiment is provided with a plurality of first and second semiconductor chips 110 and 120 and adhesives 130 having different sizes and different bonding positions. The base substrate 140 to which the first and second semiconductor chips 110 and 120 are attached in parallel, the wire 150 electrically connecting the first and semiconductor chips 110 and 120 to the base substrate 140. It is connected to the coating 160, the encapsulation member 170, and the base substrate 140 to protect the second semiconductor chips 110 and 120 and the wire 150 to serve as an input / output lead of the first and second semiconductor chips 110 and 120. It is composed of solder balls 180.
도 4에서는 설명의 편의상 크기는 서로 동일하며 본딩패드들의 형성 위치는 서로 다른 반도체 칩을 2개 도시하였지만, 크기는 서로 다르고 본딩패드들의 형성 위치는 서로 동일한 반도체 칩들을 베이스 기판에 적어도 2개 이상 실장하여도 무방하다.In FIG. 4, for convenience of description, two semiconductor chips having the same size and bonding pads having different positions are shown. However, at least two semiconductor chips having different sizes and the same bonding positions are formed on the base substrate. You may.
여기서, 제 1 반도체 칩(110)의 상부면 중앙부분에 복수개의 본딩패드들(115)이 제 1 반도체 칩(110)의 길이방향을 따라 1열로 배열되고, 제 2 반도체 칩(120)의 상부면 중 폭방향 에지부분에 복수개의 본딩패드들(125,125a)이 제 2 반도체 칩(120)의 길이방향을 따라 배열된다.Here, the plurality of bonding pads 115 are arranged in one row along the longitudinal direction of the first semiconductor chip 110 at the center of the upper surface of the first semiconductor chip 110 and the upper portion of the second semiconductor chip 120. A plurality of bonding pads 125 and 125a are arranged along the longitudinal direction of the second semiconductor chip 120 at the widthwise edge portion of the surface.
한편, 도 3에 도시된 바와 같이 베이스 기판(140)에는 제 1, 제 2 및 제 3슬롯들(142a,142b,142c), 접속패드들(144)과 솔더볼 패드들(146) 및 회로패턴들(148)이 형성된다.3, first, second and third slots 142a, 142b and 142c, connection pads 144, solder ball pads 146 and circuit patterns are formed on the base substrate 140. 148 is formed.
제 1 슬롯(142a)은 제 1 반도체 칩(110)의 본딩패드들(115)과 대응되는 부분에 형성되고, 제 2 슬롯(142b)은 제 2 반도체 칩(120)의 폭방향 일단에 형성된 본딩패드들(125)과 대응되는 부분에 형성되며, 제 3 슬롯(142c)은 제 2 반도체 칩(120)의 폭방향 타단에 형성된 본딩패드들(125a)과 대응되는 부분에 형성되는데, 이들 제 1, 제 2 및 제 3 슬롯들(142a,142b,142c)은 베이스 기판(140)을 관통하여 형성되어 본딩패드들(115,125)을 베이스 기판(140)으로 노출시킨다.The first slot 142a is formed at a portion corresponding to the bonding pads 115 of the first semiconductor chip 110, and the second slot 142b is formed at one end in the width direction of the second semiconductor chip 120. The third slot 142c is formed at a portion corresponding to the pads 125, and the third slot 142c is formed at a portion corresponding to the bonding pads 125a formed at the other end in the width direction of the second semiconductor chip 120. The second and third slots 142a, 142b, and 142c are formed through the base substrate 140 to expose the bonding pads 115 and 125 to the base substrate 140.
또한, 접속패드들(144)은 제 1 및 제 2 반도체 칩(110,120)이 부착되지 않는 베이스 기판(140)의 하부면 중 도 3에 도시된 바와 같이 제 1 슬롯(142a)의 폭방향 양단과 제 2 및 제 3 슬롯(142b,142c)의 폭방향 일단에 형성되며 와이어(150)에 의해 본딩패드들(144)과 각각 연결된다.In addition, the connection pads 144 may be formed at both ends in the width direction of the first slot 142a of the lower surface of the base substrate 140 to which the first and second semiconductor chips 110 and 120 are not attached. The second and third slots 142b and 142c are formed at one end in the width direction thereof and are connected to the bonding pads 144 by wires 150, respectively.
도 3과 도 4에서는 접속패드들(144)이 베이스 기판(140)의 하부면에 형성된 것만을 도시하였지만 베이스 기판(140)의 하부면과 상부면에 접속패드들(144)이 형성되어도 무방하며, 이 경우 베이스 기판(140)의 상부면에 형성된 접속패드들은 반드시 반도체 칩의 에지에 형성된 본딩패드들과 와이어에 의해 전기적으로 연결되어야 한다.In FIGS. 3 and 4, only connection pads 144 are formed on the bottom surface of the base substrate 140, but connection pads 144 may be formed on the bottom and top surfaces of the base substrate 140. In this case, the connection pads formed on the upper surface of the base substrate 140 must be electrically connected to the bonding pads formed on the edge of the semiconductor chip by a wire.
한편, 회로패턴들(148)의 일단은 접속패드들(144)과 연결되고 타단은 원형의 솔더볼 패드들(146)과 접속되어 접속패드들(144)과 솔더볼 패드들(146)을 전기적으로 연결시켜 준다.Meanwhile, one end of the circuit patterns 148 is connected to the connection pads 144 and the other end is connected to the circular solder ball pads 146 to electrically connect the connection pads 144 and the solder ball pads 146. Let it be.
제 1 실시예에 의한 수평형 볼 그리드 어레이 패키지의 제조 과정에 대해 첨부된 도면 도 3 및 도 4를 참조하여 개략적으로 설명하면 다음과 같다.The manufacturing process of the horizontal ball grid array package according to the first embodiment will be described with reference to FIGS. 3 and 4 as follows.
먼저, 베이스 기판(140)의 상부면 중 제 1, 제 2 및 제 3 슬롯(140a,142b,142c)이 형성되지 않은 영역에만 접착제(130), 예를 들어 탄성중합체인 일레스토머를 부착한다.First, the adhesive 130, for example, an elastomer that is an elastomer, is attached only to a region where the first, second, and third slots 140a, 142b, and 142c are not formed in the upper surface of the base substrate 140. .
이 후에 제 1 반도체 칩(110)의 중앙부분에 형성된 본딩패드들(115)을 베이스 기판(140)의 제 1 슬롯(142a)과 정확히 얼라인시키고, 제 2 반도체 칩(120)의 폭방향 양단에 형성된 본딩패드들(125,125a)은 제 2 및 제 3 슬롯(142b,142c)과 정확히 얼라인시킨 다음에 접착제(130)의 상부면에 제 1 반도체 칩(110)과 제 2 반도체 칩(120)을 평행하게 접착시킨다.Afterwards, the bonding pads 115 formed at the center portion of the first semiconductor chip 110 are accurately aligned with the first slot 142a of the base substrate 140, and both ends in the width direction of the second semiconductor chip 120 are aligned. Bonding pads 125 and 125a formed in the first semiconductor chip 110 and the second semiconductor chip 120 may be aligned with the second and third slots 142b and 142c accurately, and then may be disposed on the upper surface of the adhesive 130. ) In parallel.
이때, 본딩패드들(115,125)이 형성된 제 1 및 제 2 반도체 칩(110,120)의 일면이 베이스 기판(140)과 마주보도록 부착시킨다. 그러면, 도 3에 도시된 바와 같이 본딩패드들(140)이 제 1, 제 2 및 제 3 슬롯(142a,142b,142c)을 통해 외부로 노출된다.In this case, one surface of the first and second semiconductor chips 110 and 120 having the bonding pads 115 and 125 may be attached to face the base substrate 140. Then, as illustrated in FIG. 3, the bonding pads 140 may be exposed to the outside through the first, second, and third slots 142a, 142b, and 142c.
이와 같이 베이스 기판(140)의 상부면에 제 1 및 제 2 반도체 칩(110,120)이 평행하게 부착되면, 도 3에 도시된 바와 같이 베이스 기판(140)과 제 1 및 제 2 반도체 칩(110,120)을 전기적으로 도통시키기 위해서 캐필러리(도시 안됨)를 이용하여 와이어(150)의 일단을 제 1 반도체 칩(110)의 중앙에 형성된 본딩패드들(115) 각각에 접속시킨 후에 와이어(150)가 소정 높이의 루프를 갖도록 캐필러리를 베이스 기판(140)의 하부면으로 이동시켜 와이어(150)의 타단을 제 1 슬롯(140a)의 양단에 형성된 접속패드들(144) 각각에 본딩시킨다.As described above, when the first and second semiconductor chips 110 and 120 are attached to the upper surface of the base substrate 140 in parallel, the base substrate 140 and the first and second semiconductor chips 110 and 120 are illustrated in FIG. 3. Wire 150 is connected to each of the bonding pads 115 formed at the center of the first semiconductor chip 110 by using a capillary (not shown) to electrically connect the wires. The capillary is moved to the lower surface of the base substrate 140 to have a loop having a predetermined height, and the other end of the wire 150 is bonded to each of the connection pads 144 formed at both ends of the first slot 140a.
또한, 캐필러리(도시 안됨)를 이용하여 와이어(150)의 일단을 제 2 반도체 칩(120)의 폭방향 양단에 본딩패드들(125,125a) 각각에 접속시킨 후에 와이어(150)가 소정 높이의 루프를 갖도록 캐필러리를 베이스 기판(140)의 하부면으로 이동시켜 와이어(150)의 타단을 제 2 및 제 3 슬롯(142b,142c) 주변에 형성된 접속패드들(144) 각각에 본딩시킨다.In addition, the wire 150 may have a predetermined height after one end of the wire 150 is connected to each of the bonding pads 125 and 125a at both ends in the width direction of the second semiconductor chip 120 using a capillary (not shown). The capillary is moved to the lower surface of the base substrate 140 so as to have a loop, and the other end of the wire 150 is bonded to each of the connection pads 144 formed around the second and third slots 142b and 142c. .
이어, 도 4에 도시된 바와 같이 제 1, 제 2 및 제 3 슬롯(142a,142b,142c)의 외부로 노출된 본딩패드들(115,125,125a)과 제 1, 제 2 및 제 3 슬롯(142a,142b,142c)을 통해 본딩패드들과 접속패드들(115,125,125a)을 전기적으로 연결시켜주는 와이어(150)를 외부환경으로부터 보호하기 위해서 도 4에 도시된 바와 같이 제 1, 제 2 및 제 3 슬롯(142a,142b,142c)의 주변을 코팅수지로 덮어 경화시킨다.Subsequently, as illustrated in FIG. 4, the bonding pads 115, 125, 125a and the first, second, and third slots 142a, 142a, 142b, 142c that are exposed to the outside of the first, second, and third slots 142a, 142b, 142c. First, second and third slots as shown in FIG. 4 to protect the wire 150 that electrically connects the bonding pads and the connection pads 115, 125, and 125a through the 142b and 142c from the external environment. Cover the periphery of (142a, 142b, 142c) with a coating resin to cure.
계속해서, 제 1 및 제 2 반도체 칩(110,120)을 외부 환경으로부터 보호하기 위해서 베이스 기판(140)의 상부면 전체를 에폭시 몰딩 컴파운드 수지로 몰딩한 후에 에폭시 몰딩 컴파운드 수지를 경화시켜 봉지체(170)를 형성한다.Subsequently, in order to protect the first and second semiconductor chips 110 and 120 from the external environment, the entire upper surface of the base substrate 140 is molded with an epoxy molding compound resin, and then the epoxy molding compound resin is cured to encapsulate 170. To form.
그리고, 베이스 기판(140)의 하부면에 형성된 솔더볼 패드들(146) 각각에 제 1 및 제 2 반도체 칩(110,120)의 입출력 리드 역할을 하는 솔더볼들(180)을 안착시킨다.The solder balls 180 serving as input / output leads of the first and second semiconductor chips 110 and 120 are seated on the solder ball pads 146 formed on the lower surface of the base substrate 140.
한편, 제 2 실시예에 따른 적층형 멀티 칩 패키지(200)는 베이스 기판(140)에 반도체 칩을 수직으로 적층시켜 패키징한 다는 것을 제외하면 제 1 실시예의 수평형 멀티 칩 패키지(100)의 구조와 동일하므로 상세한 설명은 생략하기로 하고, 도 5와 도 6을 참조하여 적층형 멀티칩 패키지(200)의 제조과정에 대해서만 설명하기로 한다.On the other hand, the stacked multi-chip package 200 according to the second embodiment and the structure of the horizontal multi-chip package 100 of the first embodiment except that the semiconductor chip vertically stacked on the base substrate 140 and packaged Since the description is the same, a detailed description thereof will be omitted, and only a manufacturing process of the multilayered multichip package 200 will be described with reference to FIGS. 5 and 6.
먼저, 베이스 기판(140)의 상부면 중 제 1 슬롯(142a)과 제 2 슬롯(142b) 사이, 제 2 슬롯(142b)과 제 3 슬롯(142c) 사이의 소정영역에만 접착제(130), 예를 들어 탄성중합체인 일레스토머를 부착한다.First, the adhesive 130 may be formed only in a predetermined region between the first slot 142a and the second slot 142b and the second slot 142b and the third slot 142c of the upper surface of the base substrate 140. For example, an elastomer, which is an elastomer, is attached.
이 후에 제 1 반도체 칩(210)의 중앙부분에 형성된 본딩패드들(215)을 베이스 기판(140)의 제 2 슬롯(142b)과 정확히 얼라인시켜 접착제(130)의 상부면에 제 1 반도체 칩(210)을 접착시키는데, 본딩패드들(215)이 형성된 제 1 반도체 칩(210)의 일면이 베이스 기판(140)과 마주보도록 부착시킨다.Thereafter, the bonding pads 215 formed at the central portion of the first semiconductor chip 210 are accurately aligned with the second slot 142b of the base substrate 140 so that the first semiconductor chip is formed on the upper surface of the adhesive 130. A surface of the first semiconductor chip 210 having the bonding pads 215 formed thereon is adhered to the base substrate 140.
그리고, 제 1 반도체 칩(210)의 타면에 접착제(130)를 부착한 다음 제 1 반도체 칩(210)보다 크기가 크고 폭방향 양단에 본딩패드들(225,225a)이 형성된 제 2 반도체 칩(220)을 접착제(130)의 상부면에 접착시켜 제 1 반도체 칩(210)의 상부에 제 2 반도체 칩(220)을 적층시키는데, 이때도 본딩패드들(225,225a)이 형성된 제 2 반도체 칩(220)의 일면이 제 1 반도체 칩(210)과 마주보도록 부착시킨다.After the adhesive 130 is attached to the other surface of the first semiconductor chip 210, the second semiconductor chip 220 is larger than the first semiconductor chip 210 and the bonding pads 225 and 225a are formed at both ends in the width direction thereof. ) Is laminated on the top surface of the adhesive 130 to laminate the second semiconductor chip 220 on the first semiconductor chip 210, wherein the second semiconductor chip 220 having the bonding pads 225 and 225a is formed. ) Is attached so that one surface thereof faces the first semiconductor chip 210.
이와 같이 베이스 기판(140)의 상부면에 제 1 및 제 2 반도체 칩(210,220)이 수직으로 적층되면, 베이스 기판(140)과 제 1 및 제 2 반도체 칩(210,220)을 전기적으로 도통시키기 위해서 캐필러리(도시 안됨)를 이용하여 와이어(150)의 일단을 제 1 반도체 칩(210)의 중앙에 형성된 본딩패드들(215) 각각에 접속시킨 후에 와이어(150)가 소정 높이의 루프를 갖도록 캐필러리를 베이스 기판(140)의 하부면으로 이동시켜 와이어(150)의 타단을 제 2 슬롯(142b)의 양단에 형성된 접속패드들(144) 각각에 본딩시킨다.As such, when the first and second semiconductor chips 210 and 220 are vertically stacked on the upper surface of the base substrate 140, the cabling may be used to electrically conduct the base substrate 140 and the first and second semiconductor chips 210 and 220. After connecting one end of the wire 150 to each of the bonding pads 215 formed in the center of the first semiconductor chip 210 by using a filler (not shown), the wire 150 may have a loop having a predetermined height. The filler is moved to the lower surface of the base substrate 140 to bond the other end of the wire 150 to each of the connection pads 144 formed at both ends of the second slot 142b.
또한, 캐필러리(도시 안됨)를 이용하여 와이어(150)의 일단을 제 2 반도체 칩(220)의 폭방향 양단에 본딩패드들(225,225a) 각각에 접속시킨 후에 와이어(150)가 소정 높이의 루프를 갖도록 캐필러리를 베이스 기판(140)의 하부면으로 이동시켜 와이어(150)의 타단을 제 1 및 제 3 슬롯(142a,142c)의 일단에 형성된 접속패드들(144) 각각에 본딩시킨다.In addition, the wire 150 may have a predetermined height after one end of the wire 150 is connected to each of the bonding pads 225 and 225a at both ends in the width direction of the second semiconductor chip 220 using a capillary (not shown). Bonding the other end of the wire 150 to each of the connection pads 144 formed at one end of the first and third slots 142a and 142c by moving the capillary to the lower surface of the base substrate 140 so as to have a loop. Let's do it.
이어, 제 1, 제 2 및 제 3 슬롯(142a,142b,142c)의 외부로 노출된 본딩패드들(215,225,225a)과 제 1, 제 2 및 제 3 슬롯(142a,142b,142c)을 통해 본딩패드들(215,225,225a)과 접속패드들(144)을 전기적으로 연결시켜주는 와이어(150)를 외부환경으로부터 보호하기 위해서 도 4에 도시된 바와 같이 제 1, 제 2 및 제 3 슬롯(142a,142b,142c)의 주변을 코팅수지로 덮어 경화시킨다.Subsequently, bonding is performed through the bonding pads 215, 225, 225a exposed to the outside of the first, second, and third slots 142a, 142b, 142c and the first, second, and third slots 142a, 142b, 142c. First, second and third slots 142a and 142b as shown in FIG. 4 to protect the wire 150 that electrically connects the pads 215, 225, 225a and the connection pads 144 to the external environment. , 142c) is covered with a coating resin to cure.
계속해서, 제 1 및 제 2 반도체 칩(210,220)을 외부 환경으로부터 보호하기 위해서 베이스 기판(140)의 상부면 전체를 에폭시 몰딩 컴파운드 수지로 몰딩한 후에 에폭시 몰딩 컴파운드 수지를 경화시켜 봉지체(170)를 형성한다.Subsequently, in order to protect the first and second semiconductor chips 210 and 220 from the external environment, the entire upper surface of the base substrate 140 is molded with an epoxy molding compound resin, and then the epoxy molding compound resin is cured to encapsulate 170. To form.
그리고, 베이스 기판(140)의 하부면에 형성된 솔더볼 패드들(148) 각각에 제 1 및 제 2 반도체 칩(210,220)의 입출력 리드 역할을 하는 솔더볼들(180)을 안착시킨다.The solder balls 180 serving as input / output leads of the first and second semiconductor chips 210 and 220 are seated on the solder ball pads 148 formed on the lower surface of the base substrate 140.
도 6에서는 본딩패드가 중앙에 형성된 제 1 반도체 칩을 베이스 기판의 상부면에 접착시키고, 제 1 반도체 칩보다 크기가 크고 본딩패드가 에지에 형성된 제 2 반도체 칩을 제 1 반도체 칩의 상부면에 적층시켰지만, 이와 다른 예로, 크기가 서로 동일하고 본딩패드들이 에지에 형성된 제 1 제 2 반도체 칩을 적층시켜 수직형 멀티 칩 패키지를 형성할 수 있다.In FIG. 6, a first semiconductor chip having a bonding pad formed at the center thereof is bonded to an upper surface of a base substrate, and a second semiconductor chip having a larger size than the first semiconductor chip and having a bonding pad formed at an edge thereof is formed on the upper surface of the first semiconductor chip. Although stacked, as another example, a vertical multi-chip package may be formed by stacking first second semiconductor chips having the same size and bonding pads formed at edges thereof.
즉, 베이스 기판 중 본딩패드들과 대응되는 부분에 2개의 슬롯을 형성하고, 베이스 기판의 하부면 중 슬롯들의 폭방향 양단에 제 1 접속패드들을 형성하며, 베이스 기판의 상부면 양단에는 제 2 접속패드들을 형성한다.That is, two slots are formed at portions corresponding to the bonding pads of the base substrate, and first connection pads are formed at both ends of the width direction of the lower surfaces of the base substrate, and second connections are formed at both ends of the upper surface of the base substrate. Form pads.
그리고, 본딩패드들이 베이스 기판의 상부면에 보도록 제 1 반도체 칩을 부착하고, 제 2 반도체 칩은 본딩패드들이 형성되지 않은 면이 제 1 반도체 칩을 마주보도록 부착한다.The first semiconductor chip is attached so that the bonding pads are visible on the upper surface of the base substrate, and the second semiconductor chip is attached so that the surface on which the bonding pads are not formed faces the first semiconductor chip.
그런 후에, 제 1 반도체 칩의 본딩패드들 각각에 와이어의 일단을 본딩하고 와이어를 슬롯의 외부로 빼내어 베이스 기판의 하부면에 형성이 접속패드들 각각에 와이어의 타단을 본딩한다.Then, one end of the wire is bonded to each of the bonding pads of the first semiconductor chip and the wire is pulled out of the slot so that the formation on the bottom surface of the base substrate bonds the other end of the wire to each of the connection pads.
또한, 제 2 반도체 칩의 본딩패드들 각각에 와이어의 일단을 본딩하고 와이어의 타단을 베이스 기판의 상부면에 형성된 접속패드들 각각에 본딩한다.In addition, one end of the wire is bonded to each of the bonding pads of the second semiconductor chip, and the other end of the wire is bonded to each of the connection pads formed on the upper surface of the base substrate.
한편, 본 발명의 특정한 실시예가 설명 및 도시되었지만 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다.On the other hand, although specific embodiments of the present invention have been described and illustrated, it is obvious that the present invention may be variously modified and implemented by those skilled in the art.
이와 같이 변형된 실시예들은 본 발명의 기술적 사상이나 관점으로부터 개별적으로 이해되지 아니하며 이와 같은 변형된 실시예들은 본 발명의 첨부된 특허청구의 범위안에 속한다 해야 할 것이다.Such modified embodiments are not to be understood individually from the technical spirit or point of view of the present invention and such modified embodiments should fall within the scope of the appended claims of the present invention.
이상에서 설명한 바와 같이 본 발명은 베이스 기판 중 반도체 칩의 본딩패드들과 대응되는 부분에 슬릿을 형성하고 베이스 기판의 하부면과 상부면에 접속패드들을 형성함으로써, 반도체 칩의 사이즈 및 본딩패드들의 위치와 관계없이 멀티 칩 패키지를 조립할 수 있는 효과가 있다.As described above, the present invention forms a slit on a portion of the base substrate that corresponds to the bonding pads of the semiconductor chip, and forms connection pads on the bottom and top surfaces of the base substrate, whereby the size of the semiconductor chip and the position of the bonding pads are formed. Regardless of whether it is possible to assemble a multi-chip package.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990037865A KR20010026512A (en) | 1999-09-07 | 1999-09-07 | Multi chip package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990037865A KR20010026512A (en) | 1999-09-07 | 1999-09-07 | Multi chip package |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010026512A true KR20010026512A (en) | 2001-04-06 |
Family
ID=19610374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990037865A KR20010026512A (en) | 1999-09-07 | 1999-09-07 | Multi chip package |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010026512A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7224055B2 (en) | 2001-11-20 | 2007-05-29 | Samsung Electronics Co., Ltd. | Center pad type IC chip with jumpers, method of processing the same and multi chip package |
| US8294255B2 (en) | 2009-05-21 | 2012-10-23 | Samsung Electronics Co., Ltd. | Semiconductor package |
| CN111696983A (en) * | 2020-06-24 | 2020-09-22 | 悦虎晶芯电路(苏州)股份有限公司 | Chip module with multiple horizontally packaged chips, wafer structure and processing method |
-
1999
- 1999-09-07 KR KR1019990037865A patent/KR20010026512A/en not_active Application Discontinuation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7224055B2 (en) | 2001-11-20 | 2007-05-29 | Samsung Electronics Co., Ltd. | Center pad type IC chip with jumpers, method of processing the same and multi chip package |
| US8294255B2 (en) | 2009-05-21 | 2012-10-23 | Samsung Electronics Co., Ltd. | Semiconductor package |
| CN111696983A (en) * | 2020-06-24 | 2020-09-22 | 悦虎晶芯电路(苏州)股份有限公司 | Chip module with multiple horizontally packaged chips, wafer structure and processing method |
| CN111696983B (en) * | 2020-06-24 | 2024-03-15 | 悦虎晶芯电路(苏州)股份有限公司 | Multi-chip horizontally packaged chip module, wafer structure and processing method |
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