KR20010021393A - Silicon carbide based self-aligned contact process - Google Patents
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Abstract
Description
본 발명은 전반적으로 반도체 디바이스에 관한 것으로, 보다 구체적으로는 실리콘 카바이드 기반 자체 정렬 콘택트(silicon carbide based self-aligned contact) 및 그러한 콘택트를 제조하는 방법에 관한 것이다.TECHNICAL FIELD The present invention relates generally to semiconductor devices, and more particularly, to silicon carbide based self-aligned contacts and methods of making such contacts.
반도체 디바이스, 특히 컴퓨터 및 원격 통신(telecommunication) 애플리케이션과 관계되는 반도체 디바이스는 성능 향상의 초점이었다. 보다 작은 디바이스 크기 및 보다 높은 동작 속도 모두 성능 향상의 목표 대상이다. 초점이 되고 있는 주요 영역들 중 하나는 메모리 디바이스를 형성하는 데에서 찾을 수 있다. 보다 작은 게이트 구조물을 구성할 수 있도록 그 성능이 향상됨에 따라, 트랜지스터는 그 크기가 계속해서 소형화되고 있다. 트랜지스터의 크기가 감소함에 따라, 반도체 디바이스 내에 콘택트를 위치시키는 정확도가 점차 중요해지고 있다.Semiconductor devices, particularly those related to computer and telecommunication applications, have been the focus of performance improvement. Both smaller device sizes and higher operating speeds are targets for improved performance. One of the main areas of focus can be found in forming memory devices. As performance improves to allow smaller gate structures, transistors continue to shrink in size. As the size of transistors decreases, the accuracy of placing contacts in semiconductor devices becomes increasingly important.
이들과 같은 보다 작은 구조물을 포함하는 반도체 디바이스의 제조시에 자체 정렬 콘택트(self-aligned contact; SAC) 공정이 이용되어 왔다. SAC 공정은 콘택트 개구가 반도체 디바이스의 활성층에 대해 정확하게 형성되도록 한다. 때로는, 공통 활성층에 접하는 두 개의 게이트 구조물들 사이에 SAC 공정이 이용된다. 각각의 게이트 산화물 인터페이스 아래의 활성층 내에 존재하는 약하게 도핑된 영역을 침해하지 않는 개구가 필요하다.Self-aligned contact (SAC) processes have been used in the manufacture of semiconductor devices including smaller structures such as these. The SAC process allows the contact openings to be formed accurately with respect to the active layer of the semiconductor device. Sometimes, a SAC process is used between two gate structures in contact with a common active layer. There is a need for an opening that does not interfere with the lightly doped regions present in the active layer under each gate oxide interface.
SAC 공정은 게이트 구조물 및 그들의 공통 활성층 상에 SAC 유전체를 형성하는 것을 포함한다. 누설 전류가 충분히 작아 수용가능한 값보다 작게 되는 것을 보장할 수 있도록 최소 유전체 두께가 유지되어야 한다. 그러나, SAC 유전체의 두께가 증가할수록, 활성 영역 내의 타겟 활성 영역에서 이용가능한 콘택트 윈도우의 크기에 제한을 받게 된다. SAC 유전체로서 선택된 유전 재료의 저항율은 상기와 같은 제한 사항을 만족시키도록 사용될 수 있는 최소 게이트 구조물 크기를 제한하게 된다.The SAC process involves forming a SAC dielectric on the gate structures and their common active layer. The minimum dielectric thickness should be maintained to ensure that the leakage current is small enough to be smaller than the acceptable value. However, as the thickness of the SAC dielectric increases, the size of the contact window available in the target active area within the active area is limited. The resistivity of the dielectric material selected as the SAC dielectric will limit the minimum gate structure size that can be used to meet such limitations.
고체 내의 전자들의 이동에 관한 양자-기계 이론(quantum-mechanical theory)에서는 (일반적으로, eV의 심볼을 갖는 전자 볼트로 표현되는) 에너지의 소정의 제한 영역 또는 대역을 예측한다. 이들 에너지 대역은, 고체의 경우 원자들 사이의 거리가 감소함에 따라 여러 원자들의 상호 작용으로 인해 발생된다. 따라서, 고체에서 밸런스 전자(valence electron)는 더이상 단일 원자에 국한되지 않으며, 대역의 폭이 증가함에 따라 원자들 간에 전자가 쉽게 이동할 수 있는 이들 대역으로 확산된다. 고체 내의 가능한 전자 에너지 레벨을 갖는 이들 대역을 허용된 에너지 대역이라고 부른다. 또한, 전자가 상주하는 것이 불가능한 에너지 레벨의 대역도 있다. 이러한 대역은 금지 대역(forbidden band) 또는 대역 간격(band gap)이라고 부른다.Quantum-mechanical theory of the movement of electrons in a solid predicts a certain limited area or band of energy (generally expressed as an electron volt with a symbol of eV). These energy zones arise in the case of solids due to the interaction of several atoms as the distance between the atoms decreases. Thus, in a solid, the balance electrons are no longer confined to a single atom, but as the width of the band increases, it diffuses into these bands where electrons can easily move between atoms. These bands with possible electron energy levels in the solid are called allowed energy bands. There is also a band of energy levels at which electrons cannot reside. This band is called a forbidden band or band gap.
허용가능한 전자 에너지 레벨 내에 대역 간격이 존재한다는 것은, 인가된 전계에 의해 전자들이 보다 높은 에너지 상태로 쉽게 가속화될 수 없다는 것을 의미한다. 존재하는 대역 간격을 통해 전자들이 여기되지 않을 경우, 물질은 전류를 운반 또는 전도할 수 없다. 대역 간격의 크기에 의해 표현되는 에너지의 양은 물질의 저항율에 직접 비례한다. 따라서, 보다 높은 대역 간격 값을 갖는 물질을 사용한다면, SAC 공정에서 보다 작은 게이트 구조물을 수용하는 것이 가능할 것이다. 또한, 게이트 산화물 결함없이 어닐링을 허용하고 핫 전자 캐리어 효과를 감소시키는 SAC 유전층은 특히 바람직한데, 그것은 이들 모두가 반도체 디바이스의 전체적인 고품질의 수율에 악영향을 미치기 때문이다.The presence of band gaps within acceptable electron energy levels means that electrons cannot be easily accelerated to higher energy states by an applied electric field. If electrons are not excited through the existing band gap, the material cannot carry or conduct current. The amount of energy expressed by the magnitude of the band gap is directly proportional to the resistivity of the material. Thus, if using materials with higher band spacing values, it would be possible to accommodate smaller gate structures in the SAC process. In addition, SAC dielectric layers that allow annealing without gate oxide defects and reduce the hot electron carrier effect are particularly desirable because they all adversely affect the overall high quality yield of semiconductor devices.
따라서, 본 기술 분야에서는 보다 적절한 SAC 유전 재료 및 반도체 디바이스 제조 방법이 필요하다.Accordingly, there is a need in the art for more suitable SAC dielectric materials and semiconductor device manufacturing methods.
전술한 종래 기술의 단점을 해결하기 위해, 본 발명은 자체 정렬 콘택트(SAC)를 제조하는 방법 및 그러한 콘택트를 포함하는 반도체 디바이스를 제공한다. 하나의 실시예에서, 제조 방법은 활성 영역 상에 자체 정렬 콘택트(SAC) 유전층을 형성하는 것을 포함하는 반도체 디바이스의 유전층 내에 콘택트 개구를 형성하는 것을 포함한다. SAC 유전체는 화합물로 이루어지는데, 이러한 화합물의 제 1 성분은 Ⅲ 족 원소 또는 Ⅳ 족 원소이고, 제 2 성분은 Ⅳ 족 또는 Ⅴ 족 원소이다. 제 1 성분이 Ⅳ 족 원소일 경우, 제 2 성분은 Ⅴ 족 원소일 수 없으며, 예를 들어, SAC 유전층은 실리콘 질화물층일 수 없다. 본 발명의 방법은 반도체 디바이스의 활성 영역에 접촉하기 위해 유전층 및 SAC 유전층 내에 개구를 형성하는 것을 더 포함한다.In order to solve the above disadvantages of the prior art, the present invention provides a method of manufacturing a self-aligned contact (SAC) and a semiconductor device including such a contact. In one embodiment, the manufacturing method includes forming a contact opening in a dielectric layer of a semiconductor device that includes forming a self-aligned contact (SAC) dielectric layer on the active region. The SAC dielectric consists of a compound, wherein the first component of the compound is a group III element or a group IV element, and the second component is a group IV or group V element. When the first component is a group IV element, the second component may not be a group V element, for example, the SAC dielectric layer may not be a silicon nitride layer. The method further includes forming openings in the dielectric layer and the SAC dielectric layer to contact the active region of the semiconductor device.
따라서, 본 발명은 독특한 SAC 구조물을 갖는 반도체 디바이스 제조의 넓은 개념을 도입한다. 본 발명의 SAC 구조물은 자체 정렬을 허용할 뿐만 아니라, 게이트 산화물 결함없이 어닐링을 허용하고 핫 전자 캐리어 효과를 감소시키는 유전층을 제공하는데, 그들 모두는 반도체 디바이스의 디바이스 성능 및 전체적인 고품질의 수율에 악영향을 미친다.Thus, the present invention introduces a broad concept of semiconductor device fabrication with unique SAC structures. The SAC structures of the present invention not only allow self alignment, but also provide a dielectric layer that allows annealing without gate oxide defects and reduces the hot electron carrier effect, all of which adversely affect the device performance and overall high quality yield of semiconductor devices. Crazy
예시 및 기술될 바람직한 실시예에서, SAC 유전층을 형성하는 것은 실리콘 카바이드층을 형성하는 것을 포함한다. 실리콘 카바이드층은 물리적 증기 침착(physical vapor deposition)으로 형성될 수 있다. 이와 달리, 실리콘 카바이드의 SAC 유전층은 화학 증착(chemical vapor deposition)으로 형성될 수 있다. 화학 증착으로 SAC 유전층을 형성하는 것은 대략 1 sccm(standard cubic centimeter per minute) 내지 대략 20 sccm 범위의 가스 플로우(gas flow)와, 대략 5 torr 내지 대략 대기압 정도 범위의 압력과, 대략 700oC 내지 대략 950oC 범위의 온도를 갖는, 실란(silane)(SiH4) 및 메탄(methane)(CH4)과 같은, 실리콘 및 탄소 함유 형성 가스(forming gas)로 저항층(resistive layer)을 형성하는 것을 포함한다. 물론, 본 발명의 넓은 영역 내에서 소정의 다른 현재 또는 미래의 침착 공정 및 적절한 침착 재료를 이용할 수도 있다.In a preferred embodiment to be illustrated and described, forming the SAC dielectric layer includes forming a silicon carbide layer. The silicon carbide layer can be formed by physical vapor deposition. Alternatively, the SAC dielectric layer of silicon carbide may be formed by chemical vapor deposition. The formation of the SAC dielectric layer by chemical vapor deposition comprises a gas flow ranging from approximately 1 sccm (standard cubic centimeter per minute) to approximately 20 sccm, a pressure ranging from approximately 5 torr to approximately atmospheric pressure, and approximately 700 o C to Forming a resistive layer with silicon and carbon containing forming gas, such as silane (SiH 4 ) and methane (CH 4 ), having a temperature in the range of approximately 950 ° C. It includes. Of course, any other current or future deposition process and appropriate deposition material may be used within the broad scope of the present invention.
대안적인 실시예에서, SAC 유전층은 티탄 카바이드(titanium carbide)로 구성되는 그룹으로부터 선택된 화합물로 형성될 수 있다. 추가적인 붕소 질화물을 사용하여 SAC 유전층을 형성할 수 있다. 또한, 다른 적절한 화합물을 선택하여, 본 기술 분야에서의 숙련된 자에 의해, 적어도 약 3 eV의 대역 간격을 갖는 SAC 유전층을 형성할 수 있다.In alternative embodiments, the SAC dielectric layer may be formed of a compound selected from the group consisting of titanium carbide. Additional boron nitride can be used to form the SAC dielectric layer. In addition, other suitable compounds may be selected to form a SAC dielectric layer having a band spacing of at least about 3 eV by those skilled in the art.
본 발명의 또다른 실시예에서, 비정질(amorphous) SAC 유전층을 형성될 수 있다. 비정질 SAC 유전층을 형성하는 것은 약 25oC의 온도에서 SAC 유전층을 형성하는 것을 포함한다. 또한, SAC 유전층을 형성하는 것은 약 2 millitorr 내지 약 20 millitorr 범위의 압력을 사용하는 것을 포함한다. 물론, 다른 온도 및 압력도 본 발명의 영역에 속한다.In another embodiment of the present invention, an amorphous SAC dielectric layer may be formed. Forming the amorphous SAC dielectric layer includes forming the SAC dielectric layer at a temperature of about 25 ° C. Forming the SAC dielectric layer also includes using a pressure in the range of about 2 millitorr to about 20 millitorr. Of course, other temperatures and pressures are within the scope of the present invention.
본 발명의 대안적인 실시예에서, 반도체 웨이퍼 기판 상에 반도체 디바이스를 형성하는 것은, 반도체 웨이퍼 기판에 활성 영역을 형성하는 것을 포함한다. 이러한 실시예에서, SAC는 활성 영역 상에 형성되며, 화합물로 이루어지는데, 화합물의 제 1 성분은 Ⅲ 족 또는 Ⅳ 족 원소이고, 제 2 성분은 Ⅳ 족 또는 Ⅴ 족이다. 전술한 실시예에서와 같이, 제 1 성분이 Ⅳ 족 원소일 경우 제 2 성분은 Ⅴ 족 원소가 아니다. SAC 유전층 상에 유전층이 더 형성되며, 반도체 디바이스의 활성 영역에 접촉하기 위해 유전층 및 SAC 유전층 내에 개구가 형성된다.In an alternative embodiment of the invention, forming a semiconductor device on a semiconductor wafer substrate includes forming an active region in the semiconductor wafer substrate. In this embodiment, the SAC is formed on the active region and consists of a compound, wherein the first component of the compound is a group III or group IV element and the second component is a group IV or V group. As in the above embodiment, when the first component is a group IV element, the second component is not a group V element. A dielectric layer is further formed on the SAC dielectric layer, and openings are formed in the dielectric layer and the SAC dielectric layer to contact the active region of the semiconductor device.
다른 특징으로서, 본 발명은 반도체 웨이퍼 상에 형성되는 반도체 디바이스를 제공하는데, 이 반도체 디바이스는 반도체 웨이퍼 기판에 형성된 활성 영역을 갖는 트랜지스터와, 그 트랜지스터 위에 형성된 SAC 유전층을 포함한다. SAC 유전체는 제 1 성분이 Ⅲ 족 또는 Ⅳ 족이고, 제 2 성분이 Ⅳ 족 또는 Ⅴ 족인 화합물을 포함한다. 다시, 제 1 성분이 Ⅳ 족일 경우 제 2 성분은 Ⅴ 족이 아니다. SAC 유전층 상에 유전층이 형성되며, SAC 유전층이 트랜지스터의 활성 영역과 접촉하도록 유전층의 개구 내에 콘택트가 형성된다.In another aspect, the present invention provides a semiconductor device formed on a semiconductor wafer, the semiconductor device comprising a transistor having an active region formed on the semiconductor wafer substrate, and a SAC dielectric layer formed over the transistor. The SAC dielectric includes compounds wherein the first component is Group III or Group IV and the second component is Group IV or Group V. Again, when the first component is a group IV, the second component is not a group V. A dielectric layer is formed on the SAC dielectric layer, and contacts are formed in the openings of the dielectric layer such that the SAC dielectric layer contacts the active region of the transistor.
앞에서, 본 발명의 바람직한 그리고 대안적인 특징들을 다소 광범위하게 기술하였으므로, 당업자들은 이하의 상세한 설명을 보다 잘 이해할 수 있을 것이다. 본 발명의 특허 청구 범위의 대상(subject)을 형성하는 본 발명의 또다른 특징들은 이하의 특허 청구 범위에 의해 기술될 것이다. 당업자라면 본 발명에서 개시된 개념 및 특정 실시예를 기초로 이용함으로써, 본 발명과 동일한 목적을 수행하기 위한 다른 구조물을 쉽게 설계 또는 변형할 수 있을 것이다. 또한, 당업자라면 본 발명의 정신 및 영역을 벗어나지 않고서도 가장 넓은 형태로 동등한 구성을 실현할 수 있을 것이다.In the foregoing, the preferred and alternative features of the present invention have been described somewhat broadly, so that those skilled in the art will better understand the following detailed description. Further features of the invention which form the subject of the claims of the invention will be described by the following claims. Those skilled in the art will be able to easily design or modify other structures for carrying out the same purposes as the present invention by using the concepts and specific embodiments disclosed herein. In addition, those skilled in the art will be able to realize the equivalent configuration in the widest form without departing from the spirit and scope of the invention.
도 1은 종래의 게이트 구조물을 포함하는 반도체 디바이스를 도시한 도면,1 illustrates a semiconductor device including a conventional gate structure,
도 2는 본 발명의 원리에 따라 구성된 SAC 유전체의 구현을 포함하는 게이트 구조물을 구비하는 반도체 디바이스를 도시한 도면,2 illustrates a semiconductor device having a gate structure comprising an implementation of a SAC dielectric constructed in accordance with the principles of the present invention;
도 3은 도 2의 SAC 유전체 상에 유전층을 부가한 것을 도시한 도면,3 is a diagram illustrating the addition of a dielectric layer on the SAC dielectric of FIG.
도 4는 도 3의 유전층 및 SAC 유전체 내에 개구를 형성한 것을 도시한 도면,4 illustrates openings in the dielectric layer and SAC dielectric of FIG. 3;
도 5는 반도체 디바이스의 활성 영역과 접촉하기 위해 개구를 충진하는 콘택트 구조를 도시한 도면.5 illustrates a contact structure filling an opening to contact an active region of a semiconductor device.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
105 : 반도체 웨이퍼 기판 110 : 활성 영역105: semiconductor wafer substrate 110: active region
240 : SAC 유전층 345 : 유전층240: SAC dielectric layer 345: dielectric layer
450 : 개구 555 : 콘택트 구조물450: opening 555: contact structure
첨부된 도면과 함께 이하의 기술 내용을 참조하면, 본 발명을 보다 완전하게 이해할 수 있을 것이다.Referring to the following description in conjunction with the accompanying drawings, the present invention will be more fully understood.
도 1을 참조하면, 종래의 게이트 구조물을 포함하는 반도체 디바이스(100)가 도시되어 있다. 반도체 구조물(100)은 반도체 웨이퍼 기판(105)과, 제 1 및 제 2 소스(115, 117), 공통 드레인(116), 제 1, 제 2, 제 3, 제 4의 약하게 도핑된 영역(130, 131, 132, 133)을 갖는 활성 영역(110)과, 제 1 게이트 유전체(125)를 갖는 제 1 게이트(120)와, 제 2 게이트 유전체(126)를 갖는 제 2 게이트(121)를 포함한다.Referring to FIG. 1, a semiconductor device 100 including a conventional gate structure is shown. The semiconductor structure 100 includes a semiconductor wafer substrate 105, first and second sources 115 and 117, a common drain 116, and first, second, third and fourth weakly doped regions 130. , An active region 110 having 131, 132, 133, a first gate 120 having a first gate dielectric 125, and a second gate 121 having a second gate dielectric 126. do.
반도체 디바이스(100)는 스태틱 랜덤 액세스 메모리(SRAM) 또는 다이나믹 랜덤 액세스 메모리(DRAM)와 같은 메모리 소자의 일부로서 사용될 수 있는 전형적인 구조물이다. 단지 두 개의 상이한 회로 유닛으로 구성되는 SRAM 구조물의 상대적인 간략성은, 고밀도 메모리 디바이스와 같이 다수의 소자를 필요로 하는 반도체 메모리 디바이스를 형성하는데 있어 매우 효율적이다.Semiconductor device 100 is a typical structure that can be used as part of a memory device, such as static random access memory (SRAM) or dynamic random access memory (DRAM). The relative simplicity of the SRAM structure, which consists of only two different circuit units, is very efficient in forming semiconductor memory devices that require multiple devices, such as high density memory devices.
도 2를 참조하면, 본 발명의 원리에 따라 구성된 자체 정렬 콘택트(SAC) 유전체의 구현을 포함하는 게이트 구조물을 구비하는 반도체 디바이스(200)가 도시되어 있다. 반도체 디바이스(200)는 도 1에 도시된 종래의 반도체 디바이스(100)와, 도시된 바와 같이 위치하고 있는 본 발명의 영역에 속하는 SAC 유전층(240)을 포함한다. 본 발명은 SAC 유전층(240)을 포함하는 반도체 디바이스를 제공하며, 또한 메모리 소자 및 유전체를 포함하는 반도체 디바이스에 사용하기 위해 그러한 유전체를 제조하는 방법을 제공한다.2, a semiconductor device 200 is shown having a gate structure that includes an implementation of a self-aligned contact (SAC) dielectric constructed in accordance with the principles of the present invention. The semiconductor device 200 includes a conventional semiconductor device 100 shown in FIG. 1 and a SAC dielectric layer 240 belonging to the area of the invention located as shown. The present invention provides a semiconductor device comprising a SAC dielectric layer 240, and also provides a method of manufacturing such a dielectric for use in a semiconductor device including a memory device and a dielectric.
본 발명의 제조 방법은 게이트(120, 121) 및 활성 영역(110) 상에 SAC 유전층(240)을 형성하는 것을 포함한다. SAC 유전체는 화합물로 이루어지는데, 이러한 화합물의 제 1 성분은 Ⅲ 족 원소 또는 Ⅳ 족 원소이고, 제 2 성분은 Ⅳ 족 또는 Ⅴ 족 원소이다. 제 1 성분이 Ⅳ 족 원소일 경우, 제 2 성분은 Ⅴ 족 원소일 수 없다. 예를 들어, SAC 유전층은 실리콘 질화물층일 수 없다. 본 발명의 방법은 반도체 디바이스(200)의 활성 영역(110)에 접촉하기 위해 추가적인 유전층 및 SAC 유전층(240) 내에 개구를 형성하는 것을 더 포함하며, 이것은 도 4 및 5에서 기술될 것이다.The fabrication method of the present invention includes forming SAC dielectric layer 240 on gates 120 and 121 and active region 110. The SAC dielectric consists of a compound, wherein the first component of the compound is a group III element or a group IV element, and the second component is a group IV or group V element. When the first component is a group IV element, the second component cannot be a group V element. For example, the SAC dielectric layer may not be a silicon nitride layer. The method further includes forming an opening in the additional dielectric layer and the SAC dielectric layer 240 to contact the active region 110 of the semiconductor device 200, which will be described in FIGS. 4 and 5.
본 발명에서는, 독특한 SAC 구조물을 갖는 반도체 디바이스 제조의 넓은 개념이 도입된다. SAC 구조물(240)의 본 발명은 게이트 산화물 결함없이 어닐링을 허용하고, 핫 전자 캐리어 효과를 감소시키는 유전층을 제공한다는 이점이 있다. 이들 둘 모두는 반도체 디바이스의 디바이스 성능 및 전체적인 고품질 수율에 악영향을 미친다. 본 발명에 의해 규정되는 것으로서, SAC 유전 재료를 이용하는 것에 의한 주요한 이점은, SAC 유전층(240)은 대응하는 종래의 재료보다 얇으면서도, 보다 얇은 종래의 재료가 갖는 누설 특성을 유지할 수 있다는 것이다. 보다 얇은 SAC 유전층(240)은 이용가능한 콘택트 윈도우를 최대화시킨다.In the present invention, a broad concept of semiconductor device fabrication with unique SAC structures is introduced. The present invention of the SAC structure 240 has the advantage of providing a dielectric layer that allows annealing without gate oxide defects and reduces the hot electron carrier effect. Both of these adversely affect the device performance of the semiconductor device and the overall high quality yield. As defined by the present invention, a major advantage of using SAC dielectric materials is that SAC dielectric layer 240 can maintain the leakage characteristics of thinner conventional materials while being thinner than corresponding conventional materials. The thinner SAC dielectric layer 240 maximizes the available contact window.
본 발명의 하나의 실시예에서, 실리콘 카바이드를 이용하여 SAC 유전층(240)을 형성할 수 있는데, 여기서 실리콘과 탄소의 화학량은 1 : 1 이다. SAC 유전층(240)을 구성하는 실리콘 카바이드층은 물리적 증기 침착으로 형성될 수 있다. 이러한 예에서, 물리적 증기 침착 공정은 60 내지 90 와트(watt)의 무선 주파수 전력과 함께 약 20oC 내지 약 50oC 범위의 온도 및 약 2 millitorr 내지 약 20 millitorr 범위의 압력을 포함할 수 있다. 이와 달리, 실리콘 카바이드를 사용하는 SAC 유전층(240)이 화학 증착으로 형성될 수 있다. 화학 증착으로 SAC 유전층(240)을 형성하는 것은 대략 1 sccm 내지 대략 20 sccm 범위의 가스 플로우와, 대략 5 torr 내지 대략 대기압 정도 범위의 압력과, 대략 700oC 내지 대략 950oC 범위의 온도를 갖는, 실란(SiH4) 및 메탄(CH4)과 같은, 실리콘 및 탄소 함유 형성 가스로 저항층을 형성하는 것을 포함한다. 물론, 다른 현재 또는 미래의 침착 공정 및 적절한 침착 재료가 이용될 수 있다.In one embodiment of the present invention, silicon carbide may be used to form the SAC dielectric layer 240, wherein the stoichiometry of silicon and carbon is 1: 1. The silicon carbide layer constituting the SAC dielectric layer 240 may be formed by physical vapor deposition. In such an example, the physical vapor deposition process may include a temperature in the range of about 20 ° C. to about 50 ° C. and a pressure in the range of about 2 millitorr to about 20 millitorr with a radio frequency power of 60-90 watts. . Alternatively, SAC dielectric layer 240 using silicon carbide may be formed by chemical vapor deposition. Forming the SAC dielectric layer 240 by chemical vapor deposition comprises a gas flow ranging from approximately 1 sccm to approximately 20 sccm, a pressure ranging from approximately 5 torr to approximately atmospheric pressure, and a temperature ranging from approximately 700 o C to approximately 950 o C. And forming a resistive layer with a silicon and carbon containing forming gas, such as silane (SiH 4 ) and methane (CH 4 ). Of course, other current or future deposition processes and appropriate deposition materials can be used.
대안적인 실시예에서, SAC 유전층(240)은 티탄 카바이드로 구성되는 그룹으로부터 선택된 화합물로 형성될 수 있다. 또한, 붕소 질화물을 이용하여 SAC 유전층(240)을 형성할 수 있으며, 이것은 실리콘 카바이드와 관련하여 전술한 바와 동일한 공정을 이용하여 침착 또는 형성될 수 있다. 또한, 다른 적절한 화합물을 선택하여 적어도 약 3 eV의 대역 간격을 갖는 SAC 유전층(240)을 형성할 수 있다. 적어도 약 3 eV의 대역 간격은 종래 재료의 대역 간격보다 재료에 대해 상당히 높은 저항율을 제공하므로, 전술한 바와 같이 바람직하게 보다 얇은 SAC 유전층(240)이 되도록 한다. 또한, 약 25oC의 형성 온도를 이용하여 비정질 SAC 유전층(240)을 형성할 수 있다. 물론, 바람직하게 결정될 수 있는 다른 온도 및 압력도 본 발명의 영역에 포함된다.In alternative embodiments, SAC dielectric layer 240 may be formed of a compound selected from the group consisting of titanium carbide. In addition, boron nitride may be used to form the SAC dielectric layer 240, which may be deposited or formed using the same process as described above with respect to silicon carbide. In addition, other suitable compounds may be selected to form the SAC dielectric layer 240 with a band gap of at least about 3 eV. The band spacing of at least about 3 eV provides a significantly higher resistivity for the material than the band spacing of conventional materials, thus making the thinner SAC dielectric layer 240 as described above. In addition, the amorphous SAC dielectric layer 240 may be formed using a formation temperature of about 25 ° C. Of course, other temperatures and pressures that can be preferably determined are included in the scope of the present invention.
도 3을 참조하면, 도 2의 SAC 유전층(240) 상에 유전층이 부가된 것을 보여주는 반도체 디바이스(300)가 도시되어 있다. 반도체 디바이스(300)는 도 2의 반도체 디바이스(200)와, SAC 유전층(240) 상에 형성된 유전층(345)를 포함한다. 유전층(345)은 보다 높은 레벨에서 반도체 디바이스(300)에 형성된 다른 디바이스 구성 요소들로부터 SAC 유전층(240)을 분리시킨다.Referring to FIG. 3, a semiconductor device 300 is shown that shows a dielectric layer added on the SAC dielectric layer 240 of FIG. 2. The semiconductor device 300 includes the semiconductor device 200 of FIG. 2 and a dielectric layer 345 formed on the SAC dielectric layer 240. Dielectric layer 345 separates SAC dielectric layer 240 from other device components formed in semiconductor device 300 at a higher level.
도 4를 참조하면, 도 3의 부가된 유전층 및 SAC 유전체에 형성된 개구를 보여주는 반도체 디바이스(400)가 도시되어 있다. 반도체 디바이스(400)는 반도체 디바이스(300) 및 개구(450)를 포함한다. 개구(450)를 통해 활성 영역(110) 내의 공통 드레인(116)과 보다 높은 레벨에서 반도체 디바이스(400)에 형성된 다른 구성 요소들 간에 접촉이 가능하게 된다.Referring to FIG. 4, a semiconductor device 400 is shown showing openings formed in the added dielectric layer and SAC dielectric of FIG. 3. The semiconductor device 400 includes a semiconductor device 300 and an opening 450. The opening 450 allows contact between the common drain 116 in the active region 110 and other components formed in the semiconductor device 400 at a higher level.
개구(450)를 형성하는 방법은 종래의 공정을 이용하여 유전층(345)을 SAC 유전층(240) 쪽으로 하향 에칭하는 것을 포함한다. SAC 유전층(240)이 실리콘 카바이드를 포함하는 경우, 예를 들면 실리콘 카바이드는 산소 및 플루오르(fluorine) 또는 염소(chlorine)의 주위 혼합물 하에서 플라즈마 에칭되고, 활성층(110)의 표면 상에서 에칭이 정지될 수 있다. 물론, 다른 현재 또는 미래의 공정도 본 발명의 영역에 포함된다.The method of forming the opening 450 includes etching the dielectric layer 345 down towards the SAC dielectric layer 240 using conventional processes. If the SAC dielectric layer 240 comprises silicon carbide, for example, silicon carbide may be plasma etched under an ambient mixture of oxygen and fluorine or chlorine and the etching may stop on the surface of the active layer 110. have. Of course, other current or future processes also fall within the scope of the present invention.
도 5를 참조하면, 도 4의 개구 내에 형성된 콘택트를 보여주는 반도체 디바이스(500)가 도시되어 있다. 반도체 디바이스(500)는 반도체 디바이스(400)를 포함하며, 또한 콘택트 플러그(565)와, 제 1 및 제 2 장벽 구성 요소(561, 562)를 갖는 장벽층(560)을 갖는 콘택트 구조물(555)을 포함한다. 콘택트 구조물(555)은 활성 영역(110) 내의 공통 드레인(116)과 접촉하는데 이용된다. 반도체 디바이스(500)는 고밀도 메모리 디바이스의 형성에 있어서 기본적인 형성 블록으로서 사용될 수 있다. 물론, 본 발명의 원리는 메모리 디바이스 이외의 다른 디바이스에도 적용가능하다.Referring to FIG. 5, a semiconductor device 500 is shown showing contacts formed within the openings of FIG. 4. The semiconductor device 500 includes a semiconductor device 400, and also has a contact structure 555 having a contact plug 565 and a barrier layer 560 having first and second barrier components 561, 562. It includes. The contact structure 555 is used to contact the common drain 116 in the active region 110. The semiconductor device 500 can be used as a basic building block in the formation of high density memory devices. Of course, the principles of the present invention are applicable to devices other than memory devices.
전술한 바와 같이, 콘택트 구조물(555)은 활성 영역(110)의 공통 드레인(116)을 반도체 웨이퍼 내의 다른 회로 구성 요소에 전기적으로 접속하는데 사용된다. 장벽층(560)은 제 1 장벽 구성 요소(561)로서 티탄을, 제 2 장벽 구성 요소(562)로서 티탄 질화물을 사용할 수 있으며, 이 경우 콘택트 플러그(565)는 텅스텐 또는 알루미늄이다. 이와 달리, 장벽층(560)은 제 1 장벽 구성 요소(561)로서 탄탈(tantalum)을, 제 2 장벽 구성 요소(562)로서 탄탈 질화물을 사용할 수 있으며, 이 경우 콘택트 플러그(565)는 구리이다.As noted above, the contact structure 555 is used to electrically connect the common drain 116 of the active region 110 to other circuit components in the semiconductor wafer. The barrier layer 560 may use titanium as the first barrier component 561 and titanium nitride as the second barrier component 562, in which case the contact plug 565 is tungsten or aluminum. Alternatively, barrier layer 560 may use tantalum as first barrier component 561 and tantalum nitride as second barrier component 562, in which case contact plug 565 is copper. .
비록, 본 발명이 상세하게 기술되었으나, 당업자라면 본 발명의 정신 및 영역을 벗어나지 않고서도 가장 광범위한 형태로 여러 가지 변경, 대체 및 대안이 가능함을 이해할 수 있을 것이다.Although the present invention has been described in detail, those skilled in the art will recognize that various changes, substitutions and alterations can be made in the broadest form without departing from the spirit and scope of the invention.
본 발명에 의하면, 실리콘 카바이드 기반 자체 정렬 콘택트 및 그러한 콘택트를 포함하는 반도체 디바이스를 제공할 수 있다.According to the present invention, it is possible to provide silicon carbide based self-aligned contacts and semiconductor devices including such contacts.
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