KR20010019143A - Trench gate-type power semiconductor device and method of fabricating the same - Google Patents
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Abstract
Description
본 발명은 트렌치 게이트형 전력용 반도체 소자 및 그 제조 방법에 관한 것으로서, 더 상세하게는 트렌치 모스(MOS: Metal Oxide Semiconductor) 게이트들을 갖는 전력용 반도체 소자 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a trench gate type power semiconductor device and a method for manufacturing the same, and more particularly, to a power semiconductor device having trench metal oxide semiconductor (MOS) gates and a method for manufacturing the same.
트렌치 게이트형 모스 전계 효과 트랜지스터(MOSFET: MOS Field Effect Transistor) 또는 트렌치 게이트형 절연 게이트 바이폴라 트랜지스터(IGBT: Insulated Gate Bipolar Transistor)와 같은 트렌치 게이트형 전력용 반도체 소자들은 플레너 게이트형 전력용 반도체 소자들에 비하여 높은 집적도를 가지므로 크게 각광받고 있다.Trench gate type power semiconductor devices such as trench gate type MOS field effect transistors (MOSFETs) or trench gate insulated gate bipolar transistors (IGBTs) are used in planar gate type power semiconductor devices. Compared with the high degree of integration compared to the spotlight.
도 1은 이와 같은 트렌치 게이트형 전력용 반도체 소자들 중에서 종래의 트렌치 게이트형 절연 게이트 바이폴라 트랜지스터를 나타내 보인 단면도이다.1 is a cross-sectional view illustrating a conventional trench gate type insulation gate bipolar transistor among such trench gate type power semiconductor devices.
도 1을 참조하면, N형 에피택셜층(110)이 P+형 기판(100) 위에 형성되어 있고, N-형 에피택셜층(120)이 N형 에피택셜층(110) 위에 형성되어 있다. N-형 에피택셜층(120) 위에는 복수개의 P형 웰 영역들(130)이 형성되어 있는데, 그 P형 웰 영역들(130)은 산화막(151) 및 그 내부에 형성된 게이트 폴리실리콘(152)으로 이루어진 트렌치 절연층들(150)에 의해 서로 절연되어 있다. P형 웰 영역(130)의 표면에는 N+형 에미터 영역(140)이 형성되어 있다. 에미터 전극(160)은 각 P형 웰 영역(130), N+형 에미터 영역(140) 및 트렌치 절연층들(150) 위에 형성되어 있다. 그리고 컬렉터 전극(170)은 P+형 기판(100)의 배면에 형성되어 있다.Referring to FIG. 1, an N-type epitaxial layer 110 is formed on a P + type substrate 100, and an N − type epitaxial layer 120 is formed on an N type epitaxial layer 110. A plurality of P-type well regions 130 are formed on the N − type epitaxial layer 120, and the P-type well regions 130 are formed of the oxide film 151 and the gate polysilicon 152 formed therein. They are insulated from each other by the trench insulating layers 150. An N + type emitter region 140 is formed on the surface of the P type well region 130. Emitter electrode 160 is formed over each P-type well region 130, N + type emitter region 140, and trench insulating layers 150. The collector electrode 170 is formed on the back surface of the P + type substrate 100.
이와 같은 구조의 절연 게이트 바이폴라 트랜지스터에 있어서, 에미터 전극(160)을 접지시키고 컬렉터 전극(170)에 소정의 양의 전압을 인가한 상태에서, 게이트 폴리실리콘(152)에 문턱 전압보다 높은 구동 전압을 가하면, 채널들이 P형 웰 영역들(130)내에서 게이트 폴리실리콘(152)의 측벽을 따라 형성된다. 전류는 채널들을 통해 흐르고, 그에 따라 절연 게이트 바이폴라 트랜지스터는 턴 온(turn on) 된다.In an insulated gate bipolar transistor having such a structure, a drive voltage higher than the threshold voltage is applied to the gate polysilicon 152 while the emitter electrode 160 is grounded and a predetermined amount of voltage is applied to the collector electrode 170. Is applied, channels are formed along the sidewalls of the gate polysilicon 152 in the P-type well regions 130. Current flows through the channels, so the isolated gate bipolar transistor is turned on.
게이트 폴리실리콘(152)에 가해지는 구동 전압이 문턱 전압보다 낮아지면, 채널들은 사라지고, 그에 따라 절연 게이트 바이폴라 트랜지스터는 턴 오프(turn off) 된다. 이와 같은 오프 상태에서, 컬렉터 전압은 P형 웰 영역들(130)과 N-형 에피택셜층(120)의 경계에서 역방향으로 바이어스된 PN 접합(J)으로부터 N-형 에피택셜층(120)을 향하여 확장되는 공핍층(depletion layer)에 의해 유지된다. 그런데 종래의 절연 게이트 바이폴라 트랜지스터에 있어서, P형 웰 영역들(130)이 동일한 깊이로 형성되어 있으며, 트렌치 절연층들(150)은 P형 웰 영역들(130)보다 더 깊게 형성되어 있다. 따라서 절연 게이트 바이폴라 트랜지스터가 턴 오프 되면, 최외각에 존재하는 트렌치 절연층들(150)의 하부 가장자리 부분(R)이 컬렉터 전압을 유지하는 PN 접합(J)으로부터 확장하는 공핍층 내에 존재하게 되고, 그에 따라 최외각에 존재하는 트렌치 절연층들(150)의 하부 가장자리 부분(R)에 전계 집중이 가장 크게 나타난다. 통상적으로 최외각에 존재하는 트렌치 절연층들(150)의 하부 가장자리 부분(R)에서의 전계 집중은 다른 트렌치 절연층들(150)의 하부 가장자리 부분에서의 전계 집중보다 매우 심하므로, 이로 인하여 소자의 브레이크다운 전압이 급속도로 낮아지게 되어 소자의 안정성이 저하된다.When the driving voltage applied to the gate polysilicon 152 is lower than the threshold voltage, the channels disappear and thus the insulated gate bipolar transistor is turned off. In such off state, the collector voltage of the P-type well region 130 and the N - a-type epitaxial layer 120 - N from the PN junction (J) biased in the reverse direction at the boundary of the type epitaxial layer 120 It is maintained by a depletion layer that extends toward it. However, in the conventional insulated gate bipolar transistor, the P-type well regions 130 are formed to have the same depth, and the trench insulation layers 150 are formed deeper than the P-type well regions 130. Therefore, when the insulated gate bipolar transistor is turned off, the lower edge portion R of the trench insulation layers 150 at the outermost portion is present in the depletion layer extending from the PN junction J, which maintains the collector voltage. As a result, the electric field concentration is greatest in the lower edge portion R of the trench insulating layers 150 at the outermost portion. The field concentration at the lower edge portion R of the trench isolation layers 150, typically present at the outermost portion, is much worse than the field concentration at the lower edge portion of the other trench insulation layers 150, thereby The breakdown voltage of is rapidly lowered, which lowers the stability of the device.
본 발명이 이루고자 하는 기술적 과제는 최외각에 존재하는 트렌치 절연층들의 하부 가장자리 부분에서의 전계 집중을 완화시켜 소자의 브레이크다운 전압이 낮아지지 않는 트렌치 게이트형 전력용 반도체 소자를 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a trench gate type power semiconductor device in which the breakdown voltage of the device is not lowered by alleviating electric field concentration at lower edge portions of the trench insulation layers existing at the outermost part.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 트렌치 게이트형 전력용 반도체 소자를 제조하는 방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing the trench gate type power semiconductor device.
도 1은 종래의 트렌치 게이트형 절연 게이트 바이폴라 트랜지스터를 나타내 보인 단면도이다.1 is a cross-sectional view illustrating a conventional trench gate type insulated gate bipolar transistor.
도 2는 본 발명의 제1 실시예에 따른 트렌치 게이트형 절연 게이트 바이폴라 트랜지스터를 나타내 보인 단면도이다.2 is a cross-sectional view illustrating a trench gate type insulated gate bipolar transistor according to a first embodiment of the present invention.
도 3은 본 발명의 제2 실시예에 따른 트렌치 게이트형 절연 게이트 바이폴라 트랜지스터를 나타내 보인 단면도이다.3 is a cross-sectional view illustrating a trench gate type insulated gate bipolar transistor according to a second embodiment of the present invention.
도 4 내지 도10은 본 발명에 따른 트렌치 게이트형 절연 게이트 바이폴라 트랜지스터의 제조 방법을 설명하기 위해 나타내 보인 단면도들이다.4 to 10 are cross-sectional views illustrating a method of manufacturing a trench gate type insulated gate bipolar transistor according to the present invention.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 트렌치 게이트형 전력용 반도체 소자는, 제1 도전형의 고농도 반도체 기판; 상기 반도체 기판 위에 형성된 제2 도전형의 고농도 제1 반도체 영역; 상기 제1 반도체 영역을 통하도록 선택적으로 형성되되, 상기 제1 반도체 영역의 상부 표면으로부터 동일한 깊이를 갖는 복수개의 트렌치 형태로 형성되고, 상기 각 트렌치 내에는 산화막 및 게이트 도전막이 형성된 트렌치 절연층들; 상기 제1 반도체 영역의 상부 표면에 제1 도전형으로 형성되되, 상기 트렌치 절연층들에 의해 상호 절연되며, 최외각에 존재하는 두 개의 트렌치 절연층들 사이에서는 상기 트렌치 절연층과 동일한 깊이를 갖도록 형성되고, 나머지 부분에서는 상기 트렌치 절연층보다 적은 깊이를 갖도록 형성된 제2 반도체 영역; 상기 제2 반도체 영역의 상부에 형성된 제2 도전형의 고농도 제3 반도체 영역; 상기 제3 반도체 영역과 전기적으로 연결되도록 형성된 제1 전극; 및 상기 반도체 기판과 전기적으로 연결되도록 형성된 제2 전극을 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a trench gate type power semiconductor device according to the present invention, the first conductivity type high concentration semiconductor substrate; A high concentration first semiconductor region of a second conductivity type formed on the semiconductor substrate; Trench insulating layers selectively formed to pass through the first semiconductor region, the trench insulating layers being formed in a plurality of trenches having the same depth from an upper surface of the first semiconductor region, and formed with an oxide film and a gate conductive film in each of the trenches; It is formed on the upper surface of the first semiconductor region of the first conductivity type, and is insulated from each other by the trench insulating layers, and between the two trench insulating layers existing in the outermost portion to have the same depth as the trench insulating layer. A second semiconductor region formed on the remaining portion, the second semiconductor region having a depth smaller than that of the trench insulating layer; A high concentration third semiconductor region of a second conductivity type formed on the second semiconductor region; A first electrode formed to be electrically connected to the third semiconductor region; And a second electrode formed to be electrically connected to the semiconductor substrate.
여기서 상기 반도체 기판과 상기 제1 반도체 영역 사이에 형성된 제2 도전형의 저농도 버퍼층을 더 구비할 수 있다. 그리고 제1 도전형 대신에 제2 도전형의 고농도 반도체 기판을 구비할 수도 있다.Here, the second conductive type low concentration buffer layer formed between the semiconductor substrate and the first semiconductor region may be further provided. Instead of the first conductivity type, a high concentration semiconductor substrate of the second conductivity type may be provided.
최외각에 존재하는 두 개의 트렌치 절연층들 사이에 존재하는 상기 제2 반도체 영역의 깊이는 상기 트렌치 절연층들의 깊이보다 더 깊은 것이 바람직하다.The depth of the second semiconductor region existing between the two trench insulating layers existing at the outermost part is preferably deeper than the depth of the trench insulating layers.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 트렌치 게이트형 전력용 반도체 소자의 제조 방법은, (가) 제1 도전형의 고농도 반도체 기판상에 제2 도전형의 저농도 제1 반도체 영역을 형성하는 단계; (나) 상기 제1 반도체 영역의 상부에 제1 도전형의 제2 반도체 영역을 형성하되, 제1 깊이의 제2 반도체 영역과, 상기 제1 깊이보다 깊은 제2 깊이의 제2 반도체 영역을 선택적으로 형성하는 단계; (다) 상기 제2 반도체 영역 및 제1 반도체 영역을 통하도록 복수개의 트렌치를 선택적으로 형성하되, 상기 트렌치는 상기 제1 깊이보다는 크고 상기 제2 깊이보다는 같거나 작게 형성하고, 상기 제2 깊이의 제2 반도체 영역이 최외각에 존재하는 두 개의 트렌치 사이에 위치하도록 하는 단계; (라) 상기 트렌치 내에 산화막 및 게이트 도전막을 순차적으로 형성하는 단계; (마) 상기 제2 반도체 영역의 상부에 제2 도전형의 고농도 제3 반도체 영역을 형성하는 단계; 및 (바) 상기 제3 반도체 영역 및 상기 반도체 기판과 각각 전기적으로 연결되도록 제1 및 제2 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above another technical problem, the method for manufacturing a trench gate power semiconductor device according to the present invention, (A) forming a low concentration first semiconductor region of the second conductivity type on a high concentration semiconductor substrate of the first conductivity type; Doing; (B) forming a second semiconductor region of a first conductivity type on the first semiconductor region, wherein a second semiconductor region of a first depth and a second semiconductor region of a second depth deeper than the first depth are selectively selected; Forming to; (C) selectively forming a plurality of trenches through the second semiconductor region and the first semiconductor region, wherein the trench is greater than the first depth and less than or equal to the second depth, and Positioning a second semiconductor region between two trenches at the outermost portion; (D) sequentially forming an oxide film and a gate conductive film in the trench; (E) forming a high concentration third semiconductor region of a second conductivity type on top of the second semiconductor region; And (f) forming first and second electrodes to be electrically connected to the third semiconductor region and the semiconductor substrate, respectively.
여기서 상기 반도체 기판과 상기 제1 반도체 영역 사이에 제2 도전형의 버퍼층을 형성하는 단계를 더 포함할 수 있다. 그리고 상기 제1 반도체 영역은 제1 도전형의 반도체 기판 대신에 제2 도전형의 고농도 반도체 기판 위에 형성할 수도 있다.The method may further include forming a second conductive buffer layer between the semiconductor substrate and the first semiconductor region. The first semiconductor region may be formed on the second conductive semiconductor substrate of high concentration instead of the first conductive semiconductor substrate.
상기 버퍼층 및 상기 제1 반도체 영역은 에피택셜 성장법을 사용하여 형성하는 것이 바람직하다.Preferably, the buffer layer and the first semiconductor region are formed using an epitaxial growth method.
이하 첨부 도면들을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명의 실시예들은 여러 가지 다른 형태들로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명은 보다 완전하게 설명하기 위하여 제공되는 것이다. 도면상에서 동일한 부호는 동일한 층 및 요소를 지칭한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited to the embodiments described below. Embodiments of the present invention are provided to those skilled in the art to more fully describe the present invention. Like numbers refer to like layers and elements in the drawings.
도 2는 본 발명의 제1 실시예에 따른 트렌치 게이트형 절연 게이트 바이폴라 트랜지스터를 나타내 보인 단면도이다.2 is a cross-sectional view illustrating a trench gate type insulated gate bipolar transistor according to a first embodiment of the present invention.
도 2를 참조하면, N형 에피택셜층(210)이 P+형 기판(200) 위에 형성되고, N-형 에피택셜층(220)이 N형 에피택셜층(210) 위에 형성된다. N-형 에피택셜층(220) 위에는 복수개의 제1 P형 웰 영역들(230) 및 제2 P형 웰 영역(231)이 형성되는데, 그 복수개의 제1 P형 웰 영역들(230) 및 제2 P형 웰 영역(231)은 산화막(251) 및 그 내부에 형성된 게이트 폴리실리콘(252)으로 이루어진 트렌치 절연층들(250)에 의해 서로 절연된다.Referring to FIG. 2, an N-type epitaxial layer 210 is formed on the P + type substrate 200, and an N − type epitaxial layer 220 is formed on the N type epitaxial layer 210. A plurality of first P-type well regions 230 and a second P-type well region 231 are formed on the N − type epitaxial layer 220, and the plurality of first P type well regions 230 and The second P-type well region 231 is insulated from each other by trench insulating layers 250 formed of an oxide film 251 and a gate polysilicon 252 formed therein.
상기 트렌치 절연층들(250)은 일정한 간격으로 상호 이격되면서 규칙적으로 형성되며, 동일한 깊이를 갖는다. 각각의 제1 및 제2 P형 웰 영역(230, 231)의 표면에는 N+형 에미터 영역들(240)이 형성된다. 에미터 전극(260)은 각각의 제1 및 제2 P형 웰 영역들(230, 231), N+형 에미터 영역들(240) 및 트렌치 절연층들(250) 위에 형성된다. 그리고 컬렉터 전극(270)은 P+형 기판(200)의 배면에 형성된다.The trench insulating layers 250 are regularly spaced apart from each other at regular intervals, and have the same depth. N + type emitter regions 240 are formed on the surface of each of the first and second P-type well regions 230 and 231. The emitter electrode 260 is formed over the first and second P-type well regions 230 and 231, the N + type emitter regions 240 and the trench insulating layers 250, respectively. The collector electrode 270 is formed on the rear surface of the P + type substrate 200.
최외각에 존재하는 두 개의 트렌치 절연층들(250) 사이의 제2 P형 웰 영역(231)은 트렌치 절연층들(250)과 동일한 깊이로 형성되며, 따라서 다른 제1 P형 웰 영역들(230)보다 더 깊게 형성된다.The second P-type well region 231 between the two outermost trench insulating layers 250 is formed at the same depth as the trench insulating layers 250, and thus, the other first P-type well regions ( Deeper than 230).
이와 같은 구조의 절연 게이트 바이폴라 트랜지스터에 있어서, 에미터 전극(260)을 접지시키고 컬렉터 전극(270)에 소정의 양의 전압을 인가한 상태에서, 게이트 폴리실리콘(252)에 문턱 전압보다 높은 구동 전압을 가하면, 채널들이 제1 및 제2 P형 웰 영역들(230, 231)내에서 게이트 폴리실리콘(252)의 측벽을 따라 형성된다. 전류는 채널들을 통해 흐르고, 그에 따라 절연 게이트 바이폴라 트랜지스터는 턴 온(turn on) 된다.In an insulated gate bipolar transistor having such a structure, a drive voltage higher than the threshold voltage is applied to the gate polysilicon 252 while the emitter electrode 260 is grounded and a predetermined voltage is applied to the collector electrode 270. Is applied, channels are formed along the sidewalls of the gate polysilicon 252 in the first and second P-type well regions 230 and 231. Current flows through the channels, so the isolated gate bipolar transistor is turned on.
게이트 폴리실리콘(252)에 가해지는 구동 전압이 문턱 전압보다 낮아지면, 채널들은 사라지고, 그에 따라 절연 게이트 바이폴라 트랜지스터는 턴 오프(turn off) 된다. 절연 게이트 바이폴라 트랜지스터가 턴 오프 되면, 컬렉터 전압을 유지하기 위하여 공핍층은 역방향으로 바이어스된 PN 접합(J1)으로부터 대부분 N-형 에피택셜층(220)을 향하여 확장된다. 이때 최외각에 분포한 두 개의 트렌치 절연층들(250) 사이의 제2 P형 웰 영역(231)의 깊이가 최외각 트렌치 절연층(250)의 깊이와 동일하므로, 최외각 트렌치 절연층(250)의 하부 가장자리 부분(R1)에서의 전계 집중은 최외각이 아닌 다른 트렌치 절연층(250)의 하부 가장자리 부분들에서의 전계 집중에 비하여 크게 차이가 나지 않게 된다. 따라서 최외각 트렌치 절연층의 하부 가장자리 부분에서 전계가 가장 크게 집중되었던 종래의 트렌치 게이트형 절연 게이트 바이폴라 트랜지스터에 비하여 브레이크다운 전압이 더 높아지게 된다.When the driving voltage applied to the gate polysilicon 252 is lower than the threshold voltage, the channels disappear and thus the insulated gate bipolar transistor is turned off. When the insulated gate bipolar transistor is turned off, the depletion layer extends towards the N - type epitaxial layer 220 mostly from the reversely biased PN junction J 1 to maintain the collector voltage. In this case, since the depth of the second P-type well region 231 between the two trench insulation layers 250 distributed at the outermost portion is the same as the depth of the outermost trench insulation layer 250, the outermost trench insulation layer 250 may be used. The electric field concentration at the lower edge portion R 1 of )) is not significantly different from the electric field concentration at the lower edge portions of the trench insulation layer 250 other than the outermost portion. Therefore, the breakdown voltage is higher than that of the conventional trench gate type insulated gate bipolar transistor in which the electric field is concentrated at the lower edge portion of the outermost trench insulating layer.
도 3은 본 발명의 제2 실시예에 따른 트렌치 게이트형 절연 게이트 바이폴라 트랜지스터을 나타내 보인 단면도이다.3 is a cross-sectional view illustrating a trench gate type insulated gate bipolar transistor according to a second embodiment of the present invention.
도 3을 참조하면, 최외각에 존재하는 두 개의 트렌치 절연층들(250) 사이의 P형 웰 영역(232)의 깊이는 트렌치 절연층들(250)의 깊이보다 더 깊게 형성된다. 따라서 제1 실시예에서와 같이 트렌치 절연층들(250)의 깊이와 동일한 깊이를 갖는 P형 웰 영역(도 2의 231)에 비하여 최외각 트렌치 절연층(250)의 하부 가장자리에서의 전계 집중을 보다 더 완화시킬 수 있다.Referring to FIG. 3, the depth of the P-type well region 232 between two trench insulation layers 250 at the outermost portion is formed deeper than the depth of the trench insulation layers 250. Therefore, as in the first embodiment, the electric field concentration at the lower edge of the outermost trench insulating layer 250 is compared with the P-type well region 231 of FIG. 2 having the same depth as that of the trench insulating layers 250. It can be further alleviated.
도 4 내지 도 10은 본 발명에 따른 트렌치 게이트형 전력용 반도체 소자의 제조 방법을 설명하기 위해 나타내 보인 단면도들이다.4 to 10 are cross-sectional views illustrating a method of manufacturing a trench gate type power semiconductor device according to the present invention.
먼저 도 4를 참조하면, P+형 반도체 기판(200) 위에 에피택셜 성장법을 사용하여 N형 에피택셜층(210)을 형성한다. 이어서 마찬가지로 에피택셜 성장법을 사용하여 N형 에피택셜층(210) 위에 N-형 에피택셜층(220)을 형성한다.First, referring to FIG. 4, an N-type epitaxial layer 210 is formed on the P + type semiconductor substrate 200 by using an epitaxial growth method. Subsequently, an N − type epitaxial layer 220 is formed on the N type epitaxial layer 210 using the epitaxial growth method.
다음에 도 5를 참조하면, N-형 에피택셜층(220)의 상부에 제1 P형 적층 영역(235)을 형성하기 위하여, 예컨대 붕소(boron)과 같은 P형 불순물들을 N-형 에피택셜층(220)의 표면으로 적층시킨다. 상기 P형 불순물들의 적층은 적절한 이온 주입 마스크를 이용한 이온 주입법을 사용함으로써 수행된다.Referring next to FIG. 5, in order to form the first P-type stacked region 235 on top of the N − type epitaxial layer 220, P type impurities such as boron may be N − type epitaxial. The surface of the shir layer 220 is laminated. Lamination of the P-type impurities is performed by using an ion implantation method using an appropriate ion implantation mask.
다음에 도 6을 참조하면, 제1 P형 적층 영역(235) 위에 마스크막 패턴(300)을 형성한다. 상기 마스크막 패턴(300)을 마스크로 하여 P형 불순물들을 제1 P형 적층 영역(235)상에 다시 적층시킨다. 그러면 제1 P형 적층 영역(235)보다 높은 불순물 농도를 갖는 제2 P형 적층 영역(236)이 형성된다.Next, referring to FIG. 6, a mask film pattern 300 is formed on the first P-type stacked region 235. P-type impurities are again stacked on the first P-type stacked region 235 using the mask layer pattern 300 as a mask. As a result, a second P-type stacked region 236 having a higher impurity concentration than the first P-type stacked region 235 is formed.
다음에 도 7을 참조하면, 제1 P형 적층 영역(235) 및 제2 P형 적층 영역(236)에 열을 가하여, 제1 깊이(d1)를 갖는 제1 P형 웰 영역(230)과 상기 제1 깊이(d1)보다 큰 제2 깊이(d2)를 갖는 제2 P형 웰 영역(231)을 형성한다. 참조 부호 "310"은 열을 가함에 따라 표면에 성장되는 산화막을 나타낸다.Next, referring to FIG. 7, heat is applied to the first P-type stacked region 235 and the second P-type stacked region 236 to form a first P-type well region 230 having a first depth d1. A second P-type well region 231 having a second depth d2 greater than the first depth d1 is formed. Reference numeral “310” denotes an oxide film grown on a surface as heat is applied.
다음에 도 8을 참조하면, 산화막(310)을 패터닝하여 소정의 개구부들을 갖는 마스크막 패턴(320)을 형성한다. 이어서 마스크막 패턴(320)을 마스크로 하여, 예컨대 비소(arsenic)과 같은 N형 불순물들을 제1 P형 웰 영역(230) 및 제2 P형 웰 영역(231)의 상부에 선택적으로 적층시킨다. 이때 최외각에 존재하는 제1 P형 웰 영역(320) 상부에는 N형 불순물들을 적층시킬 필요가 없다. 이어서 열을 가하여 N형 불순물들을 확산시킨다. 그러면 N+형 확산 영역들(245)이 형성된다.Next, referring to FIG. 8, the oxide film 310 is patterned to form a mask film pattern 320 having predetermined openings. Subsequently, N-type impurities such as arsenic are selectively stacked on the first P-type well region 230 and the second P-type well region 231 using the mask layer pattern 320 as a mask. In this case, the N-type impurities do not need to be stacked on the upper portion of the first P-type well region 320 at the outermost portion. Heat is then applied to diffuse the N-type impurities. Then N + type diffusion regions 245 are formed.
다음에 도 9를 참조하면, 복수개의 트렌치들(400)을 선택적으로 형성한다. 이때 상기 트렌치들(400)은 N+형 확산 영역들(245)의 표면으로부터 제1 P형 웰 영역(230)을 통해 제2 P형 웰 영역(231)과 동일한 깊이를 갖도록 한다. 또한 최외각의 두 개의 트렌치들(400)은 그 사이에 제2 P형 웰 영역(231)이 위치하도록 형성한다. N+형 에미터 영역들(240)은 제1 및 제2 P형 웰 영역(130, 131)의 표면에 형성된다.Next, referring to FIG. 9, a plurality of trenches 400 are selectively formed. In this case, the trenches 400 have the same depth as the second P-type well region 231 through the first P-type well region 230 from the surface of the N + type diffusion regions 245. In addition, the two outermost trenches 400 are formed such that the second P-type well region 231 is located therebetween. N + type emitter regions 240 are formed on the surfaces of the first and second P-type well regions 130 and 131.
다음에 도 10을 참조하면, 각 트렌치(400)의 내부 표면 위에 얇은 산화막을 형성한다. 그리고 산화막이 형성된 트렌치(400)의 내부에 폴리실리콘을 채워서 게이트 폴리실리콘(252)을 형성한다.이어서 게이트 폴리실리콘(252)의 표면 위에 산화막을 형성하여, 상기 산화막(251)이 게이트 폴리실리콘(252)을 감싸도록 한다. 이와 같은 게이트 폴리실리콘(252)과 산화막(251)은 각 트렌치 절연층(250)을 구성한다. 다음에 에미터 전극(260)을 상부 표면 위에 형성하고, 컬렉터 전극(270)을 P+형 반도체 기판(270)의 배면에 형성하여, 본 발명에 따른 트렌치 게이트형 절연 게이트 바이폴라 트랜지스터를 완성한다.Next, referring to FIG. 10, a thin oxide film is formed on the inner surface of each trench 400. The gate polysilicon 252 is formed by filling polysilicon in the trench 400 in which the oxide film is formed. An oxide film is formed on the surface of the gate polysilicon 252 so that the oxide film 251 is a gate polysilicon ( 252). The gate polysilicon 252 and the oxide film 251 as described above constitute each trench insulating layer 250. Next, the emitter electrode 260 is formed on the upper surface, and the collector electrode 270 is formed on the back side of the P + type semiconductor substrate 270 to complete the trench gate type insulated gate bipolar transistor according to the present invention.
본 발명은 절연 게이트 바이폴라 트랜지스터 외에도 트렌치 모스 게이트형 모스 전계 효과 트랜지스터에도 적용할 수 있는 것은 당연하다. 트렌치 모스 게이트형 모스 전계 효과 트랜지스터에 적용하기 위해서는 단지 P+형 반도체 기판(도 2 내지 도 10의 200)을 N+형 반도체 기판으로 대체하고, N형 에피택셜층(도 2 내지 도 10의 210)을 없애면 된다.Naturally, the present invention can be applied to trench MOS gate type MOS field effect transistors in addition to insulated gate bipolar transistors. In order to be applied to the trench MOS gate type MOS field effect transistor, only the P + type semiconductor substrate (200 in FIGS. 2 to 10) is replaced with the N + type semiconductor substrate, and the N type epitaxial layer (210 in FIGS. 2 to 10). ) Is eliminated.
이상의 설명에서와 같이, 본 발명에 따른 트렌치 게이트형 전력용 반도체 소자 및 그 제조 방법에 의하면, 최외각 트렌치 절연층들 사이에 존재하는 P형 웰 영역의 깊이를 트렌치 절연층들과 동일한 깊이로 형성함으로써, 소자의 턴 오프시에 최외각 트렌치 절연층의 하부 가장자리 부분에 전계가 집중되는 현상을 방지할 수 있으며, 이로 인하여 소자의 브레이크다운 전압이 낮아지는 것을 억제하여 소자의 안정성을 향상시킬 수 있다는 이점이 있다.As described above, according to the trench gate type power semiconductor device and a method of manufacturing the same, the depth of the P-type well region existing between the outermost trench insulating layers is formed to the same depth as the trench insulating layers. As a result, an electric field can be prevented from being concentrated on the lower edge portion of the outermost trench insulating layer when the device is turned off, thereby reducing the breakdown voltage of the device and improving the stability of the device. There is an advantage.
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