KR20010017695A - Rambus DRAM Semiconductor Device Consuming small current at Write Operation - Google Patents

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KR20010017695A
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Abstract

PURPOSE: A lambert's DRAM semiconductor device reducing current consumption upon write operation is provided to have a gate voltage generator reducing current consumption upon write operation. CONSTITUTION: A gate voltage generator is connected to an output buffer and is supplied with a reference voltage. The gate voltage generator generates a gate voltage of constant level and controls the output buffer. A bias voltage generator is connected to the gate voltage generator and is supplied with a read signal activated upon read operation and a power-down signal activated upon power-down mode of a lambert's DRAM semiconductor device. The bias voltage generator generates a bias voltage by which the lambert's DRAM semiconductor device outputs much smaller current upon write operation than read operation.

Description

기입 동작시 전류 소모가 적은 램버스 디램 반도체 장치{Rambus DRAM Semiconductor Device Consuming small current at Write Operation}Rambus DRAM Semiconductor Device Consuming small current at Write Operation

본 발명은 반도체 장치에 관한 것으로서, 특히 기입 동작시 전류 소모가 적은 램버스 디램 반도체 장치의 게이트 전압 발생기에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a gate voltage generator of a Rambus DRAM semiconductor device with low current consumption during a write operation.

램버스 디램 반도체 장치는 메모리 셀 어레이와 다수개의 출력 버퍼들을 구비한다. 메모리 셀 어레이에 저장된 데이터는 다수개의 출력 버퍼들을 통해서 독출된다. 독출시 다수개의 출력 버퍼들을 제어하기 위하여 램버스 디램 반도체 장치는 게이트 전압 발생기를 구비한다. 램버스 디램 반도체 장치의 전력 소모를 감소시키기 위하여 파워다운 모드(Power-Down Mode)라는 것이 있다. 파워다운 모드 중에는 냅 모드(NAP Mode) 와 스탠바이 모드(Stand-By Mode)가 있다. 냅 모드는 램버스 디램 반도체 장치가 빠른 시간에 독출 및 기입 동작을 수행하기 위하여 독출 및 기입에 사용되는 클럭 신호를 동작시키고 파워가 다운될 때는 셀프 리프레쉬 동작을 하는 모드이고, 스탠바이 모드는 램버스 디램 반도체 장치가 독출 및 기입 동작을 하기 위해 준비하고 있는 상태를 말하며 스탠바이 모드시 셀프 리프레쉬와 클럭 동작 및 메모리 셀 어레이에 연결된 모든 감지 증폭기들이 프리차지(precharge)되고 램버스 디램 반도체 장치는 로우 어드레스(Row Address)에 관련된 명령 신호들을 모니터(Monitor)한다.The Rambus DRAM semiconductor device includes a memory cell array and a plurality of output buffers. Data stored in the memory cell array is read through a plurality of output buffers. The Rambus DRAM semiconductor device includes a gate voltage generator to control a plurality of output buffers during reading. In order to reduce power consumption of the Rambus DRAM semiconductor device, there is a power-down mode. Among the power-down modes are NAP mode and Stand-by mode. The Nap mode is a mode in which a Rambus DRAM semiconductor device operates a clock signal used for reading and writing in order to perform a read and write operation in a short time, and performs a self refresh operation when power is turned off. The standby mode is a Rambus DRAM semiconductor device. Is a state ready for read and write operations. In standby mode, the self-refresh and clock operation and all sense amplifiers connected to the memory cell array are precharged and the Rambus DRAM semiconductor device is stored at the row address. Monitor related command signals.

그런데, 종래의 게이트 전압 발생기는 램버스 디램 반도체 장치의 독출 동작일 때만 동작할 필요가 있는데도 불구하고 기입 동작시에도 동작하게 되어 불필요한 전력 소모가 발생한다. 또한, 독출 및 기입 동작을 수행하지 않고 어드레스 명령만을 받기만 하는 상태에서도 게이트 전압 발생기가 동작하므로 불필요한 전력 소모가 많이 발생한다.However, although the conventional gate voltage generator needs to operate only during the read operation of the Rambus DRAM semiconductor device, it operates during the write operation, thus causing unnecessary power consumption. In addition, since the gate voltage generator operates even when only the address command is received without performing the read and write operations, unnecessary power consumption is generated.

따라서, 본 발명이 이루고자하는 기술적 과제는 기입 동작시에 전류 소모가 적은 게이트 전압 발생기를 구비하는 램버스 디램 반도체 장치를 제공하는 것이다.Accordingly, an object of the present invention is to provide a Rambus DRAM semiconductor device having a gate voltage generator with low current consumption during a write operation.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.

도 1은 본 발명의 바람직한 실시예에 따른 램버스 디램 반도체 장치의 개략적인 블록도.1 is a schematic block diagram of a Rambus DRAM semiconductor device in accordance with a preferred embodiment of the present invention.

도 2는 상기 도 1에 도시된 게이트 전압 발생기의 회로도.FIG. 2 is a circuit diagram of the gate voltage generator shown in FIG.

도 3은 상기 도 1에 도시된 바이어스 전압 발생기의 회로도.3 is a circuit diagram of the bias voltage generator shown in FIG.

상기 기술적 과제를 이루기 위하여 본 발명은,The present invention to achieve the above technical problem,

데이터를 저장하는 메모리 셀 어레이와 메모리 셀 어레이로부터 출력되는 데이터를 버퍼링하여 출력하는 출력 버퍼를 구비하는 램버스 디램 반도체 장치에 있어서, 상기 출력 버퍼에 연결되며 기준 전압을 입력하고 일정한 레벨의 게이트 전압을 발생하여 상기 출력 버퍼를 제어하는 게이트 전압 발생기, 및 상기 게이트 전압 발생기에 연결되며 상기 램버스 디램 반도체 장치가 상기 메모리 셀 어레이에 저장된 데이터를 독출하는 독출 동작시 액티브되는 독출 신호와 상기 램버스 디램 반도체 장치가 파워다운 모드일 때 액티브되는 파워다운 신호를 입력하고 바이어스 전압을 발생하며 상기 램버스 디램 반도체 장치가 기입 동작을 수행할 때 상기 독출 동작에 비해 매우 적은 전류를 출력하는 바이어스 전압 발생기를 구비하는 램버스 디램 반도체 장치를 제공한다.A rambus DRAM semiconductor device having a memory cell array for storing data and an output buffer for buffering and outputting data output from the memory cell array, the rambus DRAM semiconductor device connected to the output buffer and inputting a reference voltage and generating a gate voltage having a constant level. And a read signal and a Rambus DRAM semiconductor device connected to the gate voltage generator to control the output buffer and activated during a read operation in which the Rambus DRAM semiconductor device reads data stored in the memory cell array. A Rambus DRAM semiconductor having a bias voltage generator for inputting a power-down signal that is active in a power-down mode, generating a bias voltage, and outputting very little current compared to the read operation when the Rambus DRAM semiconductor device performs a write operation; chapter To provide

바람직하기는, 상기 파워다운 신호는 냅 모드일 때 액티브되는 냅 신호와 스탠바이 모드일 때 액티브되는 스탠바이 신호로 구성되며, 상기 램버스 디램 반도체 장치는 상기 독출 신호가 논리 로우이거나 상기 파워다운 신호가 논리 하이일 때 논리 하이를 출력하고 상기 독출 신호가 논리 하이이고 상기 파워다운 신호가 논리 로우일 때 논리 로우를 출력하는 논리 회로로 구성한다.Preferably, the power down signal includes a nap signal that is activated in a nap mode and a standby signal that is activated in a standby mode. The rambus DRAM semiconductor device includes a read signal of which logic is low or the power down signal of which is logic high. And a logic circuit for outputting a logic high when the read signal is a logic high and the logic low when the power down signal is a logic low.

상기 본 발명에 의하여 램버스 디램 반도체 장치는 기입 동작시에는 전류 소모가 감소된다.According to the present invention, the Rambus DRAM semiconductor device reduces current consumption during a write operation.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 1은 본 발명의 바람직한 실시예에 따른 램버스 디램 반도체 장치의 개략적인 블록도이다. 도 1을 참조하면, 램버스 디램 반도체 장치(101)는 메모리 셀 어레이(111), 출력 버퍼(121), 게이트 전압 발생기(131) 및 바이어스 전압 발생기(141)를 구비한다. 메모리 셀 어레이(111)를 데이터를 저장하며, 메모리 셀 어레이(111)에 저장된 데이터는 출력 버퍼(121)를 통해서 독출된다. 게이트 전압 발생기(131)는 메모리 셀 어레이(111)에 저장된 데이터를 독출시 출력 버퍼(121)를 제어하기 위하여 게이트 전압(Vgate)을 발생하여 출력 버퍼(121)에 공급한다. 바이어스 전압 발생기(141)는 게이트 전압 발생기(131)가 동작하는데 필요한 바이어스 전압(Vgregbias)을 발생하여 게이트 전압 발생기(131)로 공급한다. 바이어스 전압 발생기(141)의 회로가 도 2에 도시되어있다. 램버스 디램 반도체 장치(101)는 출력 버퍼(121)를 다수개 구비할 수 있다.1 is a schematic block diagram of a Rambus DRAM semiconductor device according to a preferred embodiment of the present invention. Referring to FIG. 1, the Rambus DRAM semiconductor device 101 includes a memory cell array 111, an output buffer 121, a gate voltage generator 131, and a bias voltage generator 141. Data is stored in the memory cell array 111, and data stored in the memory cell array 111 is read through the output buffer 121. The gate voltage generator 131 generates a gate voltage Vgate to supply the output buffer 121 to control the output buffer 121 when reading data stored in the memory cell array 111. The bias voltage generator 141 generates a bias voltage Vgregbias necessary for the gate voltage generator 131 to operate and supplies it to the gate voltage generator 131. The circuit of the bias voltage generator 141 is shown in FIG. The Rambus DRAM semiconductor device 101 may include a plurality of output buffers 121.

도 2를 참조하면, 바이어스 전압 발생기(141)는 PMOS 트랜지스터들(211∼217), NMOS 트랜지스터들(221,222), 오아 게이트(OR Gate)(231) 및 인버터들(241,242)을 구비한다. 인버터(241)는 제어 신호(Vgcc_en)를 반전시킨다. 오아 게이트(231)는 인버터(241)의 출력과, 제어 신호들(Vgatenap,Vgatestndby)을 입력하고 이들을 논리합하여 출력한다. PMOS 트랜지스터(212)는 인버터(242)의 출력에 의해 게이팅(gating)된다. 인버터(242)는 파워다운 신호(Vgatepwrdn)를 반전시켜서 신호(Pwrdnb)를 출력한다. PMOS 트랜지스터들(211,213,215,217)은 PMOS 트랜지스터(212)의 드레인에 연결되며, PMOS 트랜지스터(212)의 드레인 전압에 의해 게이팅된다. NMOS 트랜지스터(221)는 PMOS 트랜지스터들(214,216,217)에 의해 게이팅된다. PMOS 트랜지스터(217)는 전원 전압(Vcc)과 NMOS 트랜지스터(221) 사이에 제1 경로를 제공한다. PMOS 트랜지스터(216)는 PMOS 트랜지스터(215)에 연결되며 전원 전압(Vcc)과 NMOS 트랜지스터(221) 사이에 제2 경로를 제공한다. PMOS 트랜지스터(214)는 오아 게이트(231)의 출력에 의해 게이팅되며 PMOS 트랜지스터(213)와 함께 전원 전압(Vcc)과 NMOS 트랜지스터(221) 사이에 제3 경로를 제공한다. PMOS 트랜지스터들(214,216,217)의 드레인들로부터 바이어스 전압(Vgregbias)이 발생한다.Referring to FIG. 2, the bias voltage generator 141 includes PMOS transistors 211 to 217, NMOS transistors 221 and 222, an OR gate 231, and inverters 241 and 242. The inverter 241 inverts the control signal Vgcc_en. The OR gate 231 inputs the output of the inverter 241 and the control signals Vgatenap and Vgatestndby, and logically combines them and outputs them. PMOS transistor 212 is gated by the output of inverter 242. The inverter 242 inverts the power down signal Vgatepwrdn and outputs the signal Pwrdnb. PMOS transistors 211, 213, 215, 217 are connected to the drain of PMOS transistor 212 and are gated by the drain voltage of PMOS transistor 212. NMOS transistor 221 is gated by PMOS transistors 214, 216, 217. The PMOS transistor 217 provides a first path between the power supply voltage Vcc and the NMOS transistor 221. The PMOS transistor 216 is connected to the PMOS transistor 215 and provides a second path between the power supply voltage Vcc and the NMOS transistor 221. PMOS transistor 214 is gated by the output of OR gate 231 and provides a third path between power supply voltage Vcc and NMOS transistor 221 with PMOS transistor 213. A bias voltage Vgregbias is generated from the drains of the PMOS transistors 214, 216, 217.

NMOS 트랜지스터(222)는 파워다운(Power-Down) 신호(Vgatepwrdn)에 의해 게이팅된다. 즉, 파워다운 신호(Vgatepwrdn)가 논리 하이(logic high)로 되면 NMOS 트랜지스터(222)는 턴온(turn-on)된다. NMOS 트랜지스터(222)가 턴온되면 바이어스 전압(Vgregbias)은 PMOS 트랜지스터들(214,216,217)의 드레인들에 발생하는 전압에 관계없이 접지 전압(Vss)으로써 발생한다. 파워다운 신호(Vgatepwrdn)는 램버스 디램 반도체 장치(101)가 파워다운 모드일 때 논리 하이로써 액티브(active)된다. 이와 같이, 램버스 디램 반도체 장치(101)가 파워다운 모드일 때, NMOS 트랜지스터(222)가 턴온되어 게이트 전압 발생기(131)로부터 바이어스 전압(Vgregbias)은 발생하지 않는다.The NMOS transistor 222 is gated by a power-down signal Vgatepwrdn. That is, when the power down signal Vgatepwrdn becomes logic high, the NMOS transistor 222 is turned on. When the NMOS transistor 222 is turned on, the bias voltage Vgregbias is generated as the ground voltage Vss regardless of the voltage generated in the drains of the PMOS transistors 214, 216, and 217. The power down signal Vgatepwrdn is active as logic high when the Rambus DRAM semiconductor device 101 is in a power down mode. As such, when the Rambus DRAM semiconductor device 101 is in the power down mode, the NMOS transistor 222 is turned on so that the bias voltage Vgregbias is not generated from the gate voltage generator 131.

램버스 디램 반도체 장치(101)는 파워다운 모드, 냅 모드(NAP Mode), 스탠바이 모드(Stand-By Mode) 및 노말 모드(Normal Mode)를 갖는다.The Rambus DRAM semiconductor device 101 has a power down mode, a nap mode, a standby mode, and a normal mode.

먼저, 램버스 디램 반도체 장치(101)가 파워다운 모드일 때 바이어스 전압 발생기(141)의 동작을 설명하기로 한다. 램버스 디램 반도체 장치(101)가 파워다운 모드로 진입하면, 메모리 셀 어레이(111)에 저장된 데이터가 자체적으로 발생하는 누설 전류에 의해 지워지지 않도록 램버스 디램 반도체 장치(101)는 셀프 리프레쉬(self-refresh) 동작만을 하고 다른 동작은 모두 다운(doen)된다. 램버스 디램 반도체 장치(101)가 파워다운 모드로 진입하면, 파워다운 신호(Vgatepwrdn)가 논리 하이로 된다. 그러면, NMOS 트랜지스터(222)가 턴온된다. 따라서, 바이어스 전압(Vgregbias)은 디세이블(disable)된다. 파워다운 신호(Vgatepwrdn)가 논리 하이로 되면 인버터(242)의 출력 신호(Pwrdnb)는 논리 로우(low)로 되어 PMOS 트랜지스터(212)를 턴온시킨다. PMOS 트랜지스터(212)가 턴온되면 PMOS 트랜지스터들(211,213,215,217)이 모두 턴오프(turn-off)되어 바이어스 전압(Vgregbias)은 PMOS 트랜지스터들(214,216,217)의 영향을 받지 않는다. 따라서, 램버스 디램 반도체 장치(101)가 파워다운 모드이면, 바이어스 전압(Vgregbias)은 완전히 디세이블되어 바이어스 전압 발생기(141)는 바이어스 전류를 전혀 출력하지 않는다.First, an operation of the bias voltage generator 141 when the Rambus DRAM semiconductor device 101 is in a power down mode will be described. When the Rambus DRAM semiconductor device 101 enters the power down mode, the Rambus DRAM semiconductor device 101 performs self-refresh so that data stored in the memory cell array 111 is not erased by a leakage current generated by itself. Only actions are taken and all other actions are down. When the Rambus DRAM semiconductor device 101 enters the power down mode, the power down signal Vgatepwrdn becomes logic high. Then, the NMOS transistor 222 is turned on. Thus, the bias voltage Vgregbias is disabled. When the power-down signal Vgatepwrdn becomes logic high, the output signal Pwrdnb of the inverter 242 becomes logic low to turn on the PMOS transistor 212. When the PMOS transistor 212 is turned on, the PMOS transistors 211, 213, 215, and 217 are all turned off, so that the bias voltage Vgregbias is not affected by the PMOS transistors 214, 216, and 217. Thus, when the Rambus DRAM semiconductor device 101 is in the power down mode, the bias voltage Vgregbias is completely disabled so that the bias voltage generator 141 does not output the bias current at all.

냅 모드에서 램버스 디램 반도체 장치(101)는 빠른 시간에 독출 및 기입 동작을 수행할 수 있도록 독출 및 기입에 사용되는 클럭(clock) 신호를 발생시키고 파워다운 모드에서의 셀프 리프레쉬 동작을 수행한다. 램버스 디램 반도체 장치(101)가 냅 모드로 진입하면, 제어 신호(Vgatenap)가 논리 하이로 액티브된다. 그러면, 노아 게이트(231)의 출력이 논리 하이로 되고, 그로 인하여 PMOS 트랜지스터(214)는 턴오프된다. 동시에 PMOS 트랜지스터(216)도 턴오프된다. 이 때, 파워다운 신호(Vgatepwrdn)는 논리 로우이므로 PMOS 트랜지스터(212)는 턴오프된다. 그러면, 노드(N1)는 접지 전압(Vss) 레벨로 낮아지게 되고, 그로 인하여 PMOS 트랜지스터(217)는 턴온된다. 따라서, 제1 경로가 형성되고 제1 경로를 통하여 노드(N2)에 적은 양의 바이어스 전류가 흐르게 된다. 이와 같이 램버스 디램 반도체 장치(101)가 냅 모드일 때, 바이어스 전압 발생기(141)는 파워다운 모드때와는 달리 적은 양의 바이어스 전류를 출력하므로 정상적인 바이어스 전류를 유지하기 위한 회복 시간(Recovery Time)을 줄일 수 있다.In the nap mode, the Rambus DRAM semiconductor device 101 generates a clock signal used for reading and writing to perform a read and write operation in a short time, and performs a self refresh operation in a power down mode. When the Rambus DRAM semiconductor device 101 enters the nap mode, the control signal Vgatenap is activated to a logic high. Then, the output of the NOR gate 231 becomes logic high, thereby turning the PMOS transistor 214 off. At the same time, the PMOS transistor 216 is also turned off. At this time, since the power-down signal Vgatepwrdn is logic low, the PMOS transistor 212 is turned off. The node N1 is then lowered to the ground voltage Vss level, whereby the PMOS transistor 217 is turned on. Therefore, a first path is formed and a small amount of bias current flows to the node N2 through the first path. As such, when the Rambus DRAM semiconductor device 101 is in the nap mode, the bias voltage generator 141 outputs a small amount of bias current unlike the power down mode, so that a recovery time is maintained to maintain a normal bias current. Can be reduced.

스탠바이 모드에서 램버스 디램 반도체 장치(101)는 독출 및 기입 동작을 수행하기 위해 준비하며 셀프 리프레쉬와 클럭 동작 및 메모리 셀 어레이(111) 내의 모든 메모리 셀들에 연결된 감지 증폭기(도시안됨)가 프리차지되고 로우 어드레스(Row Address)에 관련된 명령 신호들을 모니터한다. 램버스 디램 반도체 장치(101)가 스탠바이 모드일 때, 제어 신호(Vgatestndby)가 액티브되고, 제어 신호(Vgatenap)는 인액티브(inactive)된다. 그러면, PMOS 트랜지스터(214)만이 턴오프된다. 이 때, PMOS 트랜지스터들(215,216,217)은 턴온되므로 제1 및 제2 경로가 형성된다. 따라서, 램버스 디램 반도체 장치(101)가 스탠바이 모드일 때 바이어스 전압 발생기(141)는 냅 모드일 때보다 더 많은 바이어스 전류를 출력한다.In the standby mode, the Rambus DRAM semiconductor device 101 is prepared to perform read and write operations, and the self-refresh and clock operation and the sense amplifier (not shown) connected to all the memory cells in the memory cell array 111 are precharged and low. Monitors command signals related to address. When the rambus DRAM semiconductor device 101 is in the standby mode, the control signal Vgatestndby is activated and the control signal Vgatenap is inactive. Then, only the PMOS transistor 214 is turned off. At this time, since the PMOS transistors 215, 216, 217 are turned on, first and second paths are formed. Accordingly, when the Rambus DRAM semiconductor device 101 is in the standby mode, the bias voltage generator 141 outputs more bias current than when it is in the nap mode.

램버스 디램 반도체 장치(101)가 독출 동작을 수행할 때, 제어 신호(Vgcc_en)만 액티브된다. 그러면, 노아 게이트(231)의 출력은 논리 로우로 되어 PMOS 트랜지스터들(213∼217)이 턴온되어 제1 내지 제3 경로들이 모두 형성된다. 따라서, 바이어스 전압 발생기(141)는 가장 많은 바이어스 전류를 출력한다.When the rambus DRAM semiconductor device 101 performs a read operation, only the control signal Vgcc_en is activated. Then, the output of the NOR gate 231 is a logic low so that the PMOS transistors 213 to 217 are turned on to form all of the first to third paths. Thus, the bias voltage generator 141 outputs the most bias current.

램버스 디램 반도체 장치(101)가 기입 동작을 수행할 때는 바이어스 전압 발생기(141)는 스탠바이 모드일 때와 동일한 동작을 수행하게 되어 적은 양의 바이어스 전류를 출력한다. 이와 같이, 바이어스 전압 발생기(141)는 램버스 디램 반도체 장치(101)가 기입 동작을 수행할 때는 독출 동작을 수행할 때에 비해 적은 양의 바이어스 전류를 출력하여 게이트 전압 발생기(131)에 제공한다.When the Rambus DRAM semiconductor device 101 performs a write operation, the bias voltage generator 141 performs the same operation as in the standby mode and outputs a small amount of bias current. As described above, when the Rambus DRAM semiconductor device 101 performs the write operation, the bias voltage generator 141 outputs a smaller amount of bias current to the gate voltage generator 131 than when performing the read operation.

도 2에서 인버터(241)와 노아 게이트(231)는 다른 형태의 논리 회로로 구성할 수도 있다.In FIG. 2, the inverter 241 and the NOR gate 231 may be configured with other types of logic circuits.

게이트 전압 발생기(131)가 도 3에 도시되어있다. 도 3을 참조하면, 게이트 전압 발생기(131)는 PMOS 트랜지스터들(311,312,331,332)과 NMOS 트랜지스터들(321∼324,341∼344)을 구비한다. NMOS 트랜지스터(342)는 파워다운 신호(Vgatepwrdn)에 의해 게이팅되고, PMOS 트랜지스터들(331,332)은 파워다운 신호(Vgatepwrdn)의 반전 신호(Pwrdnb)에 의해 게이팅된다. 즉, PMOS 트랜지스터들(331,332)은 파워다운 신호(Vgatepwrdn)가 논리 하이로써 액티브되면 턴온된다. PMOS 트랜지스터들(331,332)이 턴온되면 PMOS 트랜지스터들(313,314)은 턴오프되어 게이트 전압(Vgate)의 발생을 차단한다.Gate voltage generator 131 is shown in FIG. 3. Referring to FIG. 3, the gate voltage generator 131 includes PMOS transistors 311, 312, 331, and 332 and NMOS transistors 321 to 324, 341 to 344. The NMOS transistor 342 is gated by the power down signal Vgatepwrdn, and the PMOS transistors 331 and 332 are gated by the inverted signal Pwrdnb of the power down signal Vgatepwrdn. That is, the PMOS transistors 331 and 332 are turned on when the power down signal Vgatepwrdn is activated as logic high. When the PMOS transistors 331 and 332 are turned on, the PMOS transistors 313 and 314 are turned off to block generation of the gate voltage Vgate.

NMOS 트랜지스터들(341,342)은 램버스 디램 반도체 장치(101)가 냅 모드와 스탠바이 모드일 때 액티브되는 신호(Vgnapstndby)에 의해 게이팅된다. 신호(Vgnapstndby)와 파워다운 신호(Pwrdn) 중 적어도 하나가 액티브되면 NMOS 트랜지스터들(323,324)은 턴오프된다. NMOS 트랜지스터(344)는 바이어스 전압(Vgregbias)에 의해 게이팅된다. 신호(Vgnapstndby)와 바이어스 전압(Vgregbias)이 액티브되면 NMOS 트랜지스터들(343,344)이 턴온되므로 이 때는 게이트 전압(Vgate)은 발생하지 않는다.The NMOS transistors 341 and 342 are gated by a signal Vgnapstndby that is activated when the Rambus DRAM semiconductor device 101 is in a nap mode and a standby mode. When at least one of the signal Vgnapstndby and the power down signal Pwrdn is activated, the NMOS transistors 323 and 324 are turned off. The NMOS transistor 344 is gated by the bias voltage Vgregbias. When the signal Vgnapstndby and the bias voltage Vgregbias are active, the NMOS transistors 343 and 344 are turned on so that the gate voltage Vgate is not generated at this time.

이와 같이, 램버스 디램 반도체 장치(101)가 파워다운 모드, 냅 모드 및 스탠바이 모드일 때 게이트 전압(Vgate)은 발생하지 않는다.As such, the gate voltage Vgate does not occur when the Rambus DRAM semiconductor device 101 is in a power down mode, a nap mode, and a standby mode.

NMOS 트랜지스터들(321∼324,345)과 PMOS 트랜지스터들(311,312,314)은 일반적인 차동 증폭기를 구성한다. 램버스 디램 반도체 장치(101)가 노말 모드일 때 즉, 독출 또는 기입 동작을 수행할 때 PMOS 트랜지스터들(331,332)과 NMOS 트랜지스터들(341,342,343)은 턴오프된다. 이 상태에서 기준 전압(Vgvref)이 상승하면 NMOS 트랜지스터(322)가 NMOS 트랜지스터(321)보다 많이 온(on)된다. 그러면, PMOS 트랜지스터(314)가 많이 온되어 게이트 전압(Vgate)은 상승하게 된다. 그러다가 게이트 전압(Vgate)이 기준 전압(Vgvref)보다 높아지게 되면 NMOS 트랜지스터(321)가 NMOS 트랜지스터(322)보다 더 많이 온된다. 그러면, PMOS 트랜지스터들(311,312,313)이 턴온되고 그로 인하여 PMOS 트랜지스터(314)는 적게 온됨과 동시에 NMOS 트랜지스터들(323,324)이 턴온된다. 따라서, 게이트 전압(Vgate)은 낮아지게 된다. 이와 같은 동작을 반복하면서 게이트 전압(Vgate)은 일정한 레벨로 유지된다. 램버스 디램 반도체 장치(101)가 노말 모드일 때 바이어스 전압(Vgregbias)은 액티브되므로 NMOS 트랜지스터들(345,344)은 턴온된다. NMOS 트랜지스터(345)는 차동 증폭기의 전류원 역할을 하므로 NMOS 트랜지스터(345)가 턴온되어야 차동 증폭기는 정상 동작을 수행하게 된다.The NMOS transistors 321-324, 345 and the PMOS transistors 311, 312, 314 constitute a general differential amplifier. The PMOS transistors 331 and 332 and the NMOS transistors 341, 342 and 343 are turned off when the Rambus DRAM semiconductor device 101 is in the normal mode, that is, when the read or write operation is performed. In this state, when the reference voltage Vgvref rises, the NMOS transistor 322 is turned on more than the NMOS transistor 321. As a result, the PMOS transistor 314 is turned on a lot and the gate voltage Vgate is increased. When the gate voltage Vgate becomes higher than the reference voltage Vgvref, the NMOS transistor 321 is turned on more than the NMOS transistor 322. Then, the PMOS transistors 311, 312, 313 are turned on so that the PMOS transistor 314 is turned on at the same time and the NMOS transistors 323, 324 are turned on. Therefore, the gate voltage Vgate becomes low. By repeating this operation, the gate voltage Vgate is maintained at a constant level. When the Rambus DRAM semiconductor device 101 is in the normal mode, the bias voltage Vgregbias is active, so the NMOS transistors 345 and 344 are turned on. Since the NMOS transistor 345 serves as a current source of the differential amplifier, the differential amplifier does not operate normally until the NMOS transistor 345 is turned on.

그런데, 램버스 디램 반도체 장치(101)가 독출 동작을 수행할 때는 바이어스 전압 발생기(141)는 많은 바이어스 전류를 출력하게 되지만, 램버스 디램 반도체 장치(101)가 기입 동작을 수행할 때는 바이어스 전압 발생기(141)는 적은 양의 바이어스 전류를 출력함으로 인하여 NMOS 트랜지스터(345)에는 적은 전류만 흐르게 된다. 따라서, 램버스 디램 반도체 장치(101)가 기입 동작을 수행할 때 게이트 전압 발생기(131)에 흐르는 DC 전류가 감소된다. 실제로 바이어스 전압 발생기(141)에서 소모되는 전류보다 게이트 전압 발생기(131)에서 소모되는 전류가 압도적으로 많으므로 램버스 디램 반도체 장치(101)의 기입 동작시 NMOS 트랜지스터(345)에 흐르는 전류가 감소된다는 것은 곧 램버스 디램 반도체 장치(101)에서 소모되는 전류는 많이 감소된다는 것이다.However, the bias voltage generator 141 outputs a large amount of bias current when the rambus DRAM semiconductor device 101 performs a read operation, but the bias voltage generator 141 when the rambus DRAM semiconductor device 101 performs a write operation. ) Outputs a small amount of bias current so that only a small current flows through the NMOS transistor 345. Thus, when the Rambus DRAM semiconductor device 101 performs a write operation, the DC current flowing through the gate voltage generator 131 is reduced. In fact, since the current consumed by the gate voltage generator 131 is overwhelmingly greater than the current consumed by the bias voltage generator 141, the current flowing through the NMOS transistor 345 during the write operation of the Rambus DRAM semiconductor device 101 is reduced. In other words, the current consumed in the Rambus DRAM semiconductor device 101 is greatly reduced.

도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.The best embodiments have been disclosed in the drawings and the specification. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not intended to limit the scope of the invention as defined in the claims or the claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상술한 바와 같이 본 발명의 램버스 디램 반도체 장치(101)에 따르면, 램버스 디램 반도체 장치(101)의 기입 동작시 게이트 전압 발생기(131)에서 소모되는 전류가 많이 감소된다. 이로 인하여 램버스 디램 반도체 장치(101)의 동작 온도가 감소되고 사용하지 않는 회로의 전류 증가에 따른 동작 전압의 왜곡 현상을 방지하면서 실제 동작에서 안정된 전력을 공급함으로써 전류 증가에 따른 램버스 디램 반도체 장치(101)의 오동작이 감소되며, 인접해서 연결된 반도체 장치의 입출력 잡음이 감소될 수가 있다.As described above, according to the Rambus DRAM semiconductor device 101 of the present invention, the current consumed by the gate voltage generator 131 during the write operation of the Rambus DRAM semiconductor device 101 is greatly reduced. As a result, the operating temperature of the Rambus DRAM semiconductor device 101 is decreased and the Rambus DRAM semiconductor device 101 according to the current increase is provided by supplying stable power in actual operation while preventing distortion of the operating voltage caused by an increase in the current of a circuit which is not used. ) Malfunction can be reduced, and input and output noise of adjacently connected semiconductor devices can be reduced.

Claims (3)

데이터를 저장하는 메모리 셀 어레이와 메모리 셀 어레이로부터 출력되는 데이터를 버퍼링하여 출력하는 출력 버퍼를 구비하는 램버스 디램 반도체 장치에 있어서,A rambus DRAM semiconductor device comprising a memory cell array for storing data and an output buffer for buffering and outputting data output from the memory cell array. 상기 출력 버퍼에 연결되며 기준 전압을 입력하고 일정한 레벨의 게이트 전압을 발생하여 상기 출력 버퍼를 제어하는 게이트 전압 발생기; 및A gate voltage generator connected to the output buffer and inputting a reference voltage and generating a gate voltage having a predetermined level to control the output buffer; And 상기 게이트 전압 발생기에 연결되며 상기 램버스 디램 반도체 장치가 상기 메모리 셀 어레이에 저장된 데이터를 독출하는 독출 동작시 액티브되는 독출 신호와 상기 램버스 디램 반도체 장치가 파워다운 모드일 때 액티브되는 파워다운 신호를 입력하고 바이어스 전압을 발생하며 상기 램버스 디램 반도체 장치가 기입 동작을 수행할 때 상기 독출 동작에 비해 매우 적은 전류를 출력하는 바이어스 전압 발생기를 구비하는 것을 특징으로 하는 램버스 디램 반도체 장치.A read signal coupled to the gate voltage generator and active during a read operation in which the Rambus DRAM semiconductor device reads data stored in the memory cell array and a power down signal activated when the Rambus DRAM semiconductor device is in a power down mode. And a bias voltage generator generating a bias voltage and outputting a very small current compared to the read operation when the Rambus DRAM semiconductor device performs a write operation. 제1항에 있어서, 상기 파워다운 신호는 냅 모드일 때 액티브되는 냅 신호와 스탠바이 모드일 때 액티브되는 스탠바이 신호로 구성되는 것을 특징으로 하는 램버스 디램 반도체 장치.The rambus DRAM semiconductor device of claim 1, wherein the power down signal comprises a nap signal that is activated in a nap mode and a standby signal that is activated in a standby mode. 제1항에 있어서, 상기 램버스 디램 반도체 장치는 상기 독출 신호가 논리 로우이거나 상기 파워다운 신호가 논리 하이일 때 논리 하이를 출력하고 상기 독출 신호가 논리 하이이고 상기 파워다운 신호가 논리 로우일 때 논리 로우를 출력하는 논리 회로로 구성하는 것을 특징으로 하는 램버스 디램 반도체 장치.The semiconductor device of claim 1, wherein the Rambus DRAM semiconductor device outputs a logic high when the read signal is a logic low or the power down signal is a logic high and the logic when the read signal is a logic high and the power down signal is a logic low. A Rambus DRAM semiconductor device comprising a logic circuit for outputting a row.
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