KR20010017412A - Volatile single electron transistor memory - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 116
- 239000003990 capacitor Substances 0.000 claims abstract description 93
- 238000000034 method Methods 0.000 claims description 49
- 239000002184 metal Substances 0.000 claims description 22
- 229910052751 metal Inorganic materials 0.000 claims description 22
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 229920005591 polysilicon Polymers 0.000 claims description 11
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 238000010894 electron beam technology Methods 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 230000005641 tunneling Effects 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- SDGKUVSVPIIUCF-UHFFFAOYSA-N 2,6-dimethylpiperidine Chemical compound CC1CCCC(C)N1 SDGKUVSVPIIUCF-UHFFFAOYSA-N 0.000 description 1
- 208000000044 Amnesia Diseases 0.000 description 1
- 208000032368 Device malfunction Diseases 0.000 description 1
- 208000026139 Memory disease Diseases 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000006984 memory degeneration Effects 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 208000023060 memory loss Diseases 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000005233 quantum mechanics related processes and functions Effects 0.000 description 1
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Abstract
Description
본 발명은 단일 전자 터널링(single electron tunneling) 현상을 응용하여 휘발성 단일 전자 트랜지스터 메모리 및 그 구동 방법에 관한 것이다.The present invention relates to a volatile single electron transistor memory by applying a single electron tunneling phenomenon and a driving method thereof.
종래의 휘발성 메모리의 대표적인 예로 도 1a 및 도 1b에 도시된 바와 같은 DRAM이 있다. 도 1a는 DRAM의 개략적인 단면도이고, 도 1b는 DRAM의 등가회로도이다. 도시된 바와 같이, DRAM의 각 메모리 셀(cell)들은 MOSFET로 이루어진 액세스(Access) 트랜지스터(10)와 캐패시터(20)로 구성되어 있다. 여기서, 부재번호 11은 드레인이고, 부재번호 12는 소스이며, 부재번호 13은 게이트로서 워라인으로 연결된다. 부재번호 21은 하부 전극이고, 부재번호 22는 유전체층이며, 부재번호 23은 상부전극이다. 그리고 소스(12)는 비트라인(14)으로 연결되며, 부재번호 30은 필드 악사이드(field oxide)이다.A representative example of the conventional volatile memory is a DRAM as shown in Figs. 1A and 1B. 1A is a schematic cross-sectional view of a DRAM, and FIG. 1B is an equivalent circuit diagram of a DRAM. As shown, each memory cell of the DRAM is composed of an access transistor 10 made of a MOSFET and a capacitor 20. Here, reference numeral 11 is a drain, reference numeral 12 is a source, and reference numeral 13 is connected to a warline as a gate. The member 21 is the lower electrode, the member 22 is the dielectric layer, and the member 23 is the upper electrode. And the source 12 is connected to the bit line 14, and reference numeral 30 is a field oxide.
캐패시터(10)에 전자를 충전시켜 메모리 작용을 수행하며, 읽을 때는 방전되는 전자가 비트라인(bit line)에 전압 스윙(voltage swing)을 발생시키느냐 유무에 따라 디지탈 신호 레벨 1과 0이 결정된다. DRAM의 경우 집적도의 증가와 함께 메모리 셀들의 크기가 감소해 왔다. 그러나 적정한 수준의 S/N비(신호대잡음비)를 얻기 위해서는 감지될 신호의 크기는 낮출 수 없다. 그 감지된 신호의 크기는 캐패시터(20)에 저장된 전자의 양(즉 capacitance)에 따라 결정되기 때문에 현재 30fF 정도에 맞춰져 있다. 이러한 캐패시턴스를 얻기 위해 유전상수가 큰 재료 개발이 진행되어 왔으며, 유전체 두께 감소, 캐패시터의 면적 증가 등에 초점을 맞춰왔지만 64G에 맞는 기술을 개발하는 것은 불가능할 것으로 여겨진다. 더욱이, 64G 에 달하게 되면 열발생에 따른 소자 작동 불능, 도핑 레벨 불균일에 따른 소자 오작동 등 물리적/제조 상의 한계에 이르러게 된다. 이러한 한계를 극복할 수 있는 기술로 현재의 트랜지스터에 적용되는 고전역학 개념이 아닌 양자역학 현상을 이용한 단일전자 트랜지스터(single electron transistor(SET))가 유일한 대안으로 거론되고 있다.The capacitor 10 charges electrons to perform a memory function, and when read, digital signal levels 1 and 0 are determined depending on whether electrons discharged generate a voltage swing on a bit line. In the case of DRAM, memory cells have been decreasing in size with increasing density. However, in order to obtain an adequate S / N ratio (signal-to-noise ratio), the magnitude of the signal to be detected cannot be lowered. Since the magnitude of the sensed signal is determined by the amount of electrons (ie, capacitance) stored in the capacitor 20, it is currently set to about 30fF. In order to achieve this capacitance, materials with high dielectric constants have been developed and focused on reducing dielectric thickness and increasing capacitor area, but it is not possible to develop a technology suitable for 64G. Furthermore, reaching 64G leads to physical and manufacturing limitations, including device inoperability due to heat generation and device malfunction due to non-doping level variations. As a technology to overcome this limitation, a single electron transistor (SET) using quantum mechanical phenomena, rather than the classical mechanics applied to current transistors, has been discussed as the only alternative.
단일전자 터널링(SET) 현상을 이용한 메모리로서 현재 시중에 나와있는 플래쉬(Flash)형이 많은 연구자에 의해 발표되고 있다. 히타치(Hitachi)사는 1998년초 (U.S. Patent No. 5600163) 128M 급 상온작동 단일전자 플래쉬(Flash) 메모리를 발표하였다. 그러나 히타치(Hitachi) 사의 단일전자 플래쉬(Flash) 메모리는 작동 전압이 매우 높고 소자 자체의 구동여부, 제작의 용이성 등에서 신뢰성이 크게 떨어지는 것으로 알려져 있다. IBM 사도 기존의 플래쉬(Flash) 메모리의 부유 게이트(Floating gate)의 크기를 나노미터 수준으로 작게하여 단일전자 터널링에 의한 메모리를 구현하고 있다(U.S. Patent No.5714766, No.5801401). 그러나 IBM 사의 구조는 여러 개의 나노미터 크기의 부유 게이트가 채널(channel) 위에 있어 문턱전압 변화를 각각의 소자 마다 정확하게 제어할 수 없다. 따라서 저전압하에서 작동될 수 있고 전자의 숫자를 정확하게 제어할 수 있는 DRAM 형의 휘발성 단일전자 트랜지스터 메모리를 구현하여 규격(scaling) 제한에 따른 물리적 문제점을 해결할 필요가 있다.As a memory using single electron tunneling (SET) phenomenon, the flash type currently on the market has been announced by many researchers. Hitachi, Inc. (U.S. Patent No. 5600163) introduced a 128-M room temperature operating single electronic flash memory in early 1998. However, Hitachi's single-electron flash memory is known to have a very high operating voltage and a very low reliability in terms of driving the device itself and making it easy to manufacture. IBM Corp. has also implemented a single-electron tunneling memory by reducing the size of the floating gate of a conventional flash memory to nanometer level (U.S. Patent No.5714766, No.5801401). IBM's architecture, however, has multiple nanometer-sized floating gates over the channel, making it impossible to accurately control the threshold voltage change for each device. Therefore, there is a need to solve a physical problem due to scaling limitations by implementing a DRAM type volatile single-electron transistor memory that can operate under low voltage and accurately control the number of electrons.
본 발명은 상기와 같은 문제점을 개선하고자 창안한 것으로, 단일전자 터널링 효과를 이용하여 저전압하에서 전자의 숫자를 정확하게 제어하면서 작동될 수 있도록 함으로써 규격(scaling) 제한에 따른 물리적 문제점을 해결하고 초절전과 초고속 동작을 구현한 초고집적 DRAM 형의 휘발성 단일전자 트랜지스터 메모리 및 그 구동 방법을 제공하는데 그 목적이 있다.The present invention has been made to improve the above problems, by using a single electron tunneling effect to be able to operate while accurately controlling the number of electrons under low voltage to solve the physical problems according to the scaling (scaling) limitation, ultra power saving and ultra high speed An object of the present invention is to provide a highly integrated DRAM-type volatile single-electron transistor memory that implements an operation and a driving method thereof.
도 1a는 일반적인 DRAM의 개략적인 단면도,1A is a schematic cross-sectional view of a general DRAM,
도 1b는 도 1a의 DRAM의 등가 회로도,1B is an equivalent circuit diagram of the DRAM of FIG. 1A,
도 2a 및 도 2b는 각각 본 발명에 따른 휘발성 단일전자 트랜지스터 메모리의 제1실시예 및 제2실시예의 수직 단면도,2A and 2B are vertical cross-sectional views of the first and second embodiments of the volatile single-electron transistor memory according to the present invention, respectively;
도 3a 및 도 3b는 각각 본 발명에 따른 휘발성 단일전자 트랜지스터 메모리의 제3실시예 및 제4실시예의 평면도,3A and 3B are plan views of a third embodiment and a fourth embodiment of the volatile single-electron transistor memory according to the present invention, respectively;
도 4는 본 발명에 따른 휘발성 단일전자 트랜지스터 메모리의 평면도로서 측면형 캐패시터를 갖는 제5실시예의 평면도,4 is a plan view of a fifth embodiment with a side capacitor as a plan view of a volatile single-electron transistor memory according to the present invention;
도 5는 도 4의 제5실시예를 제조하는 방법을 설명하기 위한 도면,5 is a view for explaining a method of manufacturing the fifth embodiment of FIG.
도 6은 도 5의 제5실시예 제조 방법과 또 다른 제조 방법을 설명하기 위한 도면,6 is a view for explaining a manufacturing method and another manufacturing method of the fifth embodiment of FIG.
도 7은 도 4의 제5실시예의 또 다른 측면형 캐패시터를 보여주는 도면,FIG. 7 shows another side capacitor of the fifth embodiment of FIG. 4;
도 8은 본 발명에 따른 휘발성 단일전자 트랜지스터 메모리의 제6실시예의 수직 단면도,8 is a vertical sectional view of the sixth embodiment of a volatile single-electron transistor memory according to the present invention;
그리고 도 9는 본 발명에 따른 휘발성 단일전자 트랜지스터 메모리의 회로도이다.9 is a circuit diagram of a volatile single electronic transistor memory according to the present invention.
〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
G: 게이트 I: 아일런드G: Gate I: Island
D: 드레인 S: 소스D: Drain S: Source
111, 121, 311, 321, 331, 411: 유전체층111, 121, 311, 321, 331, 411: dielectric layer
112, 122, 212, 222: 상부전극 120, 220: 하부전극112, 122, 212, and 222: upper electrodes 120 and 220: lower electrodes
312, 322, 412: 캐패시터 측면 전극312, 322, 412: capacitor side electrodes
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 휘발성 단일전자 트랜지스터 메모리는, 각 메모리 셀들이, 소스 및 드레인, 상기 소스 및 드레인 사이에 형성된 아일런드, 및 상기 아일런드 상부에 형성된 게이트를 구비한 단일전자 트랜지스터; 및 이 단일 전자 트랜지스터의 드레인 상부에 형성된 캐패시터;를 구비하고, 행으로 나열된 상기 각 메모리 셀들의 소스들은 비트라인들로 연결되며, 열로 나열된 상기 각 메모리 셀들의 게이트들은 워드라인으로 연결된 것을 특징으로 한다.In order to achieve the above object, a volatile single-electron transistor memory according to the present invention includes a single memory cell having a source and a drain, an island formed between the source and the drain, and a gate formed on the island. Electronic transistors; And a capacitor formed over the drain of the single electronic transistor, wherein the sources of each of the memory cells listed in a row are connected by bit lines, and the gates of the memory cells listed in a column are connected by word lines. .
본 발명에 있어서, 상기 캐패시터는 상기 드레인을 하부전극으로 이용하여,In the present invention, the capacitor uses the drain as the lower electrode,
상기 드레인 상에 두께가 10nm 이하가 되도록 SiO2로 형성된 유전체층; 및 상기 유전체층 상에 두께 및 폭이 1000nm 이하가 되도록 폴리 실리콘을 포함한 금속으로 형성된 전극;을 구비한 것이 바람직하다.A dielectric layer formed of SiO 2 on the drain to have a thickness of 10 nm or less; And an electrode formed of a metal including polysilicon so as to have a thickness and a width of 1000 nm or less on the dielectric layer.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 또 다른 휘발성 단일전자 트랜지스터 메모리는, 각 메모리 셀들이, 소스 및 드레인, 상기 소스 및 드레인 사이에 형성된 아일런드, 및 상기 아일런드 측면에 형성된 게이트를 구비한 단일전자 트랜지스터; 및 이 단일 전자 트랜지스터의 드레인 상부에 형성된 캐패시터;를 구비하고, 행으로 나열된 상기 각 메모리 셀들의 소스들은 비트라인들로 연결되며, 열로 나열된 상기 각 메모리 셀들의 게이트들은 워드라인으로 연결된 것을 특징으로 한다.In addition, another volatile single-electron transistor memory according to the present invention to achieve the above object, each memory cell, the source and drain, the island formed between the source and drain, and the gate formed on the side of the island Single electron transistor provided with; And a capacitor formed over the drain of the single electronic transistor, wherein the sources of each of the memory cells listed in a row are connected by bit lines, and the gates of the memory cells listed in a column are connected by word lines. .
본 발명에 있어서, 상기 캐패시터는 상기 드레인을 하부전극으로 이용하여,In the present invention, the capacitor uses the drain as the lower electrode,
상기 드레인 상에 두께가 10nm 이하가 되도록 SiO2로 형성된 유전체층; 및 상기 유전체층 상에 두께 및 폭이 1000nm 이하가 되도록 폴리 실리콘을 포함한 금속으로 형성된 상부 전극;을 구비한 것이 바람직하다.A dielectric layer formed of SiO 2 on the drain to have a thickness of 10 nm or less; And an upper electrode formed of a metal including polysilicon so as to have a thickness and a width of 1000 nm or less on the dielectric layer.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 또 다른 휘발성 단일전자 트랜지스터 메모리는, 각 메모리 셀들이, 소스 및 드레인, 상기 소스 및 드레인 사이에 형성된 아일런드, 및 상기 아일런드 측면에 형성된 게이트를 구비한 단일전자 트랜지스터; 및 이 단일 전자 트랜지스터의 드레인 측면에 형성된 캐패시터;를 구비하고, 행으로 나열된 상기 각 메모리 셀들의 소스들은 비트라인들로 연결되며, 열로 나열된 상기 각 메모리 셀들의 게이트들은 워드라인으로 연결된 것을 특징으로 한다.In addition, another volatile single-electron transistor memory according to the present invention to achieve the above object, each memory cell, the source and drain, the island formed between the source and drain, and the gate formed on the side of the island Single electron transistor provided with; And a capacitor formed on the drain side of the single electronic transistor, wherein the sources of each of the memory cells listed in a row are connected by bit lines, and the gates of the memory cells listed in a column are connected by word lines. .
본 발명에 있어서, 상기 캐패시터는, 상기 드레인의 중간에 상기 드레인을 양분하는 선폭 10nm 이하의 유전체층 혹은 트렌치;를 구비하고, 이 유전체층 혹 트렌치의 양쪽 드레인들을 각각 상기 캐패시터의 전극으로 사용하는 것이 바람직하다.In the present invention, the capacitor includes a dielectric layer or trench having a line width of 10 nm or less for dividing the drain in the middle of the drain, and preferably, both drains of the dielectric layer or trench are used as electrodes of the capacitor. .
또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 또 다른 휘발성 단일전자 트랜지스터 메모리는, 각 메모리 셀들이, 소스 및 드레인, 상기 소스 및 드레인 사이에 형성된 아일런드, 및 상기 아일런드 상부에 형성된 게이트를 구비한 단일전자 트랜지스터; 및 이 단일 전자 트랜지스터의 드레인 측면에 형성된 캐패시터;를 구비하고, 행으로 나열된 상기 각 메모리 셀들의 소스들은 비트라인들로 연결되며, 열로 나열된 상기 각 메모리 셀들의 게이트들은 워드라인으로 연결된 것을 특징으로 한다.In addition, another volatile single-electron transistor memory according to the present invention in order to achieve the above object, each memory cell, the source and drain, the island formed between the source and drain, and the gate formed on the island Single electron transistor provided with; And a capacitor formed on the drain side of the single electronic transistor, wherein the sources of each of the memory cells listed in a row are connected by bit lines, and the gates of the memory cells listed in a column are connected by word lines. .
본 발명에 있어서, 상기 캐패시터는, 상기 드레인의 중간에 상기 드레인을 양분하는 선폭 10nm 이하의 유전체층 혹은 트렌치;를 구비하고, 이 유전체층 혹은 트렌치의 양쪽 드레인들을 각각 상기 캐패시터의 전극으로 사용하는 것이 바람직하며, 여기서, 상기 유전체층은 전자빔 직접 묘화법을 이용하여 상기 10nm 이하의 선폭을 만든 후 플라즈마 산화 공정을 통하여 형성된 산화막으로 형성되거나 혹은 SPM 을 통해 형성된 산화막으로 제작되는 것이 바람직하며, 특히, 상기 유전체층은 SiO2로 형성된 것이 바람직하다.In the present invention, the capacitor includes a dielectric layer or trench having a line width of 10 nm or less for dividing the drain in the middle of the drain, and preferably, both drains of the dielectric layer or trench are used as electrodes of the capacitor. Here, the dielectric layer is preferably formed of an oxide film formed through the plasma oxidation process after the line width of less than 10nm using an electron beam direct drawing method, or made of an oxide film formed through SPM, in particular, the dielectric layer is SiO It is preferable that it is formed by two .
또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 또 다른 휘발성 단일전자 트랜지스터 메모리의 구동 방법은, 각 메모리 셀들이, 소스 및 드레인, 상기 소스 및 드레인 사이에 형성된 아일런드, 및 상기 아일런드 상부에 형성된 게이트를 구비한 단일전자 트랜지스터; 및 이 단일 전자 트랜지스터의 드레인 상부에 형성된 캐패시터;를 구비하고, 행으로 나열된 상기 각 메모리 셀들의 소스들은 비트라인들로 연결되며, 열로 나열된 상기 각 메모리 셀들의 게이트들은 워드라인으로 연결된 휘발성 단일전자 트랜지스터 메모리의 구동 방법에 있어서, 상기 기록하고자 하는 메모리 셀이 접속된 워드라인에 10V 이하의 전압을 인가하고, 상기 기록하고자 하는 메모리 셀이 접속된 비트라인에 상기 기록하고자 하는 메모리 셀의 소스 및 드레인 간에 1V 이하의 전압이 인가되도록 하여 정보를 기록하는 기록 단계; 및 상기 읽고자 하는 메모리 셀이 접속된 워드라인에 10V 이하의 전압을 인가하여, 상기 읽고자 하는 메모리 셀이 접속된 비트라인에 흐르는 전류를 감지하여 기록된 정보를 읽는 단계;를 포함하는 것을 특징으로 한다.In addition, another method of driving a volatile single-electron transistor memory according to the present invention in order to achieve the above object, each of the memory cells, the source and drain, the island formed between the source and drain, and the upper island of the island A single electron transistor having a gate formed therein; And a capacitor formed over the drain of the single electronic transistor, wherein the sources of each of the memory cells listed in a row are connected by bit lines, and the gates of each of the memory cells listed in a column are connected by word lines. In the memory driving method, a voltage of 10 V or less is applied to a word line to which a memory cell to be written is connected, and a source and a drain of the memory cell to be written to a bit line to which the memory cell to be written are connected. A recording step of recording information by causing a voltage of 1 V or less to be applied; And reading a written information by applying a voltage of 10 V or less to a word line to which the memory cell to be read is connected, and detecting current flowing through the bit line to which the memory cell to be read is connected. It is done.
본 발명에 있어서, 상기 읽는 단계 다음에 상기 읽혀진 메모리 셀에 읽혀진 정보를 재기록하여 복구 하는 단계를 더 포함하는 것이 바람직하며, 또한, 상기 각 메모리 셀들의 캐패시터들은 상기 각 메모리 셀들의 드레인의 측면에 형성된 경우나 혹은 상기 각 메모리 셀들의 단일전자 트랜지스터의 게이트들은 상기 아일런드들의 측면에 형성된 경우 혹은 상기 각 메모리 셀들의 단일전자 트랜지스터의 게이트들은 상기 아일런드들의 측면에 형성되고, 상기 각 메모리 셀들의 캐패시터들은 상기 각 메모리 셀들의 드레인의 측면에 형성된 경우에 있어서도 상기와 같은 구동 방법이 그대로 적용된다.In the present invention, the method may further include rewriting and restoring the read information in the read memory cell after the reading step, wherein the capacitors of the respective memory cells are formed on the side of the drain of each of the memory cells. Or gates of the single electron transistors of the respective memory cells are formed on the sides of the islands or gates of the single electron transistors of the memory cells are formed on the sides of the islands, and capacitors of the respective memory cells The driving method as described above is also applied to the case formed on the side of the drain of each of the memory cells.
이하 도면을 참조하면서 본 발명에 따른 휘발성 단일 전자 트랜지스터 메모리 및 그 구동 방법을 상세하게 설명한다.Hereinafter, a volatile single electronic transistor memory and a driving method thereof according to the present invention will be described in detail with reference to the accompanying drawings.
본 발명에 따른 단일 전자 트랜지스터 메모리는, DRAM과 유사하게, 각 메모리 셀(cell)이 단일 전자 트랜지스터와 캐퍼시터로 구성된 휘발성 메모리로서, 단일전자 트랜지스터를 액세스(Access) 트랜지스터로 응용하여 쓰고 읽는다. 작동 원리는 캐패시터에 전자를 저장한다는 점에서 현존하는 DRAM과 유사하나 기록하는 방법은 전혀 다르다. 즉, 기억 상태를 유지하기 위해 수 십만 개의 전자가 필요한 DRAM과는 달리 캐패시터에 20개 미만의 전자를 저장하는 구조이므로, DRAM의 규격(Scaling) 제한을 극복할 수 있고, 저장되는 전자의 숫자가 적기 때문에 초저소비전력과 초고집적 메모리를 구현 할 수 있다.The single electronic transistor memory according to the present invention is a volatile memory in which each memory cell is composed of a single electronic transistor and a capacitor, similarly to a DRAM, and writes and reads by applying the single electronic transistor as an access transistor. The principle of operation is similar to existing DRAM in that electrons are stored in capacitors, but the method of writing is completely different. In other words, unlike DRAM, which requires hundreds of thousands of electrons to maintain the memory state, a structure that stores less than 20 electrons in a capacitor can overcome the limitation of scaling of DRAM, and the number of stored electrons Because of this, it is possible to realize ultra low power consumption and ultra high density memory.
도 2a 및 도 2b는 각각 본 발명에 따른 휘발성 단일전자 트랜지스터 메모리의 수직 단면도로서, 액세스 트랜지스터의 게이트(G)가 아일런드(I) 상방에 위치하는 단일전자 트랜지스터를 갖는 제1,2실시예의 구조를 보여준다. 제1실시예는, 도 2a에 도시된 바와 같이, 액세스 트랜지스터의 드레인(D) 상에 유전체층(111) 및 상부전극(112)이 형성된 캐패시터 구조를 갖는다. 여기서는, 드레인(D)이 캐패시터의 하부 전극으로서의 역할을 한다. 제2실시예는 도 2b에 도시된 바와 같이 액세스 트랜지스터의 드레인(D) 상에 하부전극(120), 유전체층(121) 및 상부전극(122)이 순차로 적층되어 형성된 캐패시터 구조를 갖는다.2A and 2B are vertical cross-sectional views of a volatile single-electron transistor memory according to the present invention, respectively, in which the gate G of the access transistor has a single-electron transistor located above the island I and the structure of the first and second embodiments. Shows. As shown in FIG. 2A, the first embodiment has a capacitor structure in which a dielectric layer 111 and an upper electrode 112 are formed on a drain D of an access transistor. Here, the drain D serves as a lower electrode of the capacitor. As shown in FIG. 2B, the second embodiment has a capacitor structure formed by sequentially stacking the lower electrode 120, the dielectric layer 121, and the upper electrode 122 on the drain D of the access transistor.
이와 같이 구성된 제1,2실시예는 MOSFET에 기초한 DRAM의 구조와 유사하나 디지탈 신호 레벨 1을 저장하는 경우 DRAM 셀의 캐패시터에 저장된 전자의 숫자가 수 십만개이나 단일전자 트랜지스터 메모리 셀의 캐패시터에는 20개 미만으로도 가능하며 그렇기 때문에 캐패시터의 구조도 간단하고 고유전율의 유전체도 필요없는 것이 특징이다.The first and second embodiments configured as described above are similar to the structure of a DRAM based on MOSFET, but in the case of storing the digital signal level 1, the number of electrons stored in the capacitor of the DRAM cell is hundreds of thousands, but the capacitor of the single electron transistor memory cell is 20. It is possible to use less than two pieces, and therefore, the structure of the capacitor is simple and there is no need for high dielectric constant dielectric.
이러한 제1,2실시예는 일반적으로 잘알려진 단일전자 트랜지스터 제조법을 적용하여 금속 혹은 반도체의 단일전자 트랜지스터를 제조한다. 이러한 제1실시예에서, 단일전자 트랜지스터의 드레인(D) 쪽에 두께 10nm 이하의 SiO2를 포함한 유전체층(111)을 물리적(PVD) 혹은 화학적(CVD)으로 형성한다. 그리고 폴리실리콘(poly-silicon)을 포함한 금속을 물리적 혹은 화학적 방법으로 두께 및 폭이 1000nm 이하가 되도록 형성한 후 식각공정을 통하거나 혹은 동일한 두께 및 폭을 리프트 오프 공정을 통해 형성하여 캐패시터의 상부전극(plate)(112)을 형성한다. 여기서 캐패시터의 아래전극으로 드레인(D) 자체를 이용한다. 그 다음 소스와 게이트에 동을 포함한 금속을 이용하여 비트라인(B) 및 워드라인(W)을 제조한다. 또한, 제2실시예의 제조 방법은 하부전극을 형성하는 공정만 추가될 뿐 제1실시예의 제조 방법과 유사하다.In the first and second embodiments, a single electron transistor of a metal or a semiconductor is manufactured by applying a generally known single electron transistor manufacturing method. In this first embodiment, the dielectric layer 111 including SiO 2 having a thickness of 10 nm or less is formed on the drain (D) side of the single electron transistor by physical (PVD) or chemical (CVD). The upper electrode of the capacitor is formed by forming a metal including poly-silicon so that its thickness and width is 1000 nm or less by physical or chemical method, and then etching or forming the same thickness and width through a lift-off process. (plate) 112 is formed. The drain D itself is used as the lower electrode of the capacitor. Next, the bit line B and the word line W are manufactured by using metal including copper in the source and the gate. In addition, the manufacturing method of the second embodiment is similar to the manufacturing method of the first embodiment except that only a step of forming a lower electrode is added.
도 3a 및 도 3b는 각각 본 발명에 따른 휘발성 단일전자 트랜지스터 메모리의 평면도로서, 게이트(G)가 아일런드(I) 측면에 위치하는 제3,4실시예의 구조를 보여준다. 제3실시예는, 도 3a에 도시된 바와 같이, 액세스 트랜지스터의 드레인(D) 상에 유전체층 및 상부전극(212)이 형성된 캐패시터 구조를 갖는다. 여기서, 유전체층 및 상부전극의 수직적 구조는 도 2a의 제1실시예와 같은 구조를 가지며, 드레인(D)이 캐패시터의 하부 전극으로서의 역할을 한다. 제4실시예는 도 3b에 도시된 바와 같이 액세스 트랜지스터의 드레인(D) 상에 하부전극(220), 유전체층 및 상부전극(222)이 순차로 적층되어 형성된 캐패시터 구조를 갖는다. 여기서, 유전체층 및 상부전극의 수직적 구조는 도 2b의 제2실시예와 같은 구조를 가진다.3A and 3B are plan views of the volatile single-electron transistor memory according to the present invention, respectively, and show the structures of the third and fourth embodiments in which the gate G is located on the side of the island I. FIG. As shown in FIG. 3A, the third embodiment has a capacitor structure in which a dielectric layer and an upper electrode 212 are formed on the drain D of the access transistor. Here, the vertical structures of the dielectric layer and the upper electrode have the same structure as in the first embodiment of FIG. 2A, and the drain D serves as the lower electrode of the capacitor. As shown in FIG. 3B, the fourth embodiment has a capacitor structure in which the lower electrode 220, the dielectric layer, and the upper electrode 222 are sequentially stacked on the drain D of the access transistor. Here, the vertical structures of the dielectric layer and the upper electrode have the same structure as in the second embodiment of FIG. 2B.
이와 같이 구성된 제3,4실시예는, 도 3a 및 도 3b에 도시된 바와 같이, MOSFET에 기초한 DRAM 의 구조와 유사하나 디지탈 1을 저장시 DRAM 의경우 캐퍼시터에 저장된 전자의 숫자가 수 십만개이나 단일전자 트랜지스터 메모리의 경우 20개 미만으로 가능하며 그렇기 때문에 캐퍼시터의 구조도 간단하고 고유전율의 유전체도 필요없는 것이 특징이다.The third and fourth embodiments configured as described above are similar to the structure of a DRAM based on a MOSFET as shown in FIGS. 3A and 3B, but in the case of DRAM storing digital 1, the number of electrons stored in the capacitor may be hundreds of thousands. In the case of a single-electron transistor memory, it is possible to use less than 20. Therefore, the structure of the capacitor is simple and the high dielectric constant dielectric is not required.
이러한 구조의 제3,4실시예는, 일반적으로 잘알려진 단일전자 트랜지스터 제조법을 적용하여 금속 혹은 반도체의 단일전자 트랜지스터를 제조한다. 여기서 게이트(SG)는 아일랜드(island)의 측면에 위치한다. 제4실시예의 경우, 단일전자 트랜지스터의 드레인(D) 쪽에 캐패시터의 하부전극(220)을 만든다. 캐패시터 하부전극(220)은 드레인(D)에 직접접촉 되어 있으며, 두께 및 폭이 1000nm 이하의 폴리실리콘을 포함한 금속을 물리적 혹은 화학적으로 형성한 후 식각공정을 택하거나 리프트-오프 공정을 통해 형성시킨다. 하부전극(220) 위에 10nm 이하의 SiO2를 포함한 유전체층을 물리적(PVD)혹은 화학적(CVD)으로 형성한다. 다음에, 폴리실리콘(poly-silicon)을 포함한 금속을 물리적 혹은 화학적으로 두께 및 폭이 1000nm 이하로 되도록 유전체층(220) 상에 형성한 후 식각 공정을 통하거나 혹은 동일한 두께 및 폭을 리프트오프 공정을 통해 형성하여 캐패시터의 상부 전극(plate)을 형성한다. 여기서, 제3실시예의 경우 하부전극을 형성하지 않으며, 따라서, 캐패시터의 하부전극으로 드레인(D) 자체를 이용한다. 그 다음 소스(S)와 게이트(SG)에 동을 포함한 금속을 이용하여 비트라인(B) 및 워드라인(W)을 제조한다.The third and fourth embodiments of this structure apply generally known single-electron transistor manufacturing methods to produce single-electron transistors of metal or semiconductor. The gate SG is located at a side of an island. In the fourth embodiment, the lower electrode 220 of the capacitor is formed on the drain D side of the single electron transistor. The capacitor lower electrode 220 is in direct contact with the drain D, and physically or chemically forms a metal including polysilicon having a thickness and a width of 1000 nm or less, and then forms an etching process or a lift-off process. . A dielectric layer including SiO 2 of 10 nm or less is formed on the lower electrode 220 by physical (PVD) or chemical (CVD). Next, a metal including poly-silicon is formed on the dielectric layer 220 to have a thickness and a width of 1000 nm or less, physically or chemically, followed by an etching process or a lift-off process having the same thickness and width. Formed through to form the upper electrode (plate) of the capacitor. In the third embodiment, the lower electrode is not formed, and therefore, the drain D itself is used as the lower electrode of the capacitor. Next, the bit line B and the word line W are manufactured by using metal including copper in the source S and the gate SG.
도 4는 본 발명에 따른 휘발성 단일전자 트랜지스터 메모리의 평면도로서, 게이트가 아일런드의 측면에 형성된 액세스 트랜지스터를 갖는 제5실시예의 구조를 보여준다. 도시된 바와 같이, 제5실시예는 게이트(G)가 아일런드(I) 측면에 위치하며, 액세스 트랜지스터의 드레인(D)을 두 개의 전극으로 분리한 측면형 캐패시터 구조를 갖는다. 즉, 유전체층(311)이 드레인(D)과 플레이트(312) 사이에 형성된다.4 is a plan view of a volatile single-electron transistor memory according to the present invention, showing the structure of the fifth embodiment in which the gate has an access transistor formed on the side of the island. As shown, the fifth embodiment has a side capacitor structure in which the gate G is located on the side of the island I, and the drain D of the access transistor is separated into two electrodes. That is, the dielectric layer 311 is formed between the drain D and the plate 312.
이와 같은 구조의 제5실시예는 MOSFET에 기초한 DRAM의 구조와 유사하나 디지탈 1을 저장시 DRAM 의경우 캐퍼시터에 저장된 전자의 숫자가 수 십만개이나 단일전자 트랜지스터 메모리의 경우 20개 미만으로 가능하며 그렇기 때문에 캐패시터의 구조도 간단하고 고유전율의 유전체도 필요없는 것이 특징이다.The fifth embodiment of such a structure is similar to the structure of DRAM based on MOSFET, but when storing digital 1, the number of electrons stored in the capacitor for DRAM can be hundreds of thousands or less than 20 for single-electron transistor memory. Therefore, the capacitor has a simple structure and does not require a dielectric having a high dielectric constant.
이러한 제5실시예를 제조하는 방법은 도 5에 도시된 바와 같다.The manufacturing method of this fifth embodiment is as shown in FIG.
즉, 측면형 캐패시터는 먼저 레지스트(resist)를 드레인(D)에 도포한 후 전자빔(E-beam) 직접묘화 혹은 포토리소그래피(Photolithography)와 식각을 통해 10 nm 이하의 트렌치(Trench)(311')를 드레인의 중간 위치에 형성시킨다. 그 후 트렌치(Trench)(311')에 SiO2를 포함한 절연체를 채우거나 혹은 빈공간으로 놓아 캐패시터로 작동하게 한다.That is, the side capacitors are first coated with a resist (Dist), and then a trench (311 ') of 10 nm or less through E-beam direct drawing or photolithography and etching. Is formed at an intermediate position of the drain. The trench 311 ′ is then filled with an insulator including SiO 2 or left empty to operate as a capacitor.
도 6은 또 다른 측면형 캐퍼시터 구조를 예시하고 있다. 이러한 구조는 먼저 소스 쪽에 비트라인을 형성한 후 단일전자 트랜지스터를 산화로에서 1000℃ 이하로 산화시킨다. 그렇게 하면 드레인의 측면 가장자리에 산화막(321)이 형성된다. 이 후 산화막(321) 가장자리 어느쪽이든 관계없이 드레인과 동일한 두께 및 폭으로 금속막(322)을 형성시켜 캐패시터를 형성한다.6 illustrates another lateral capacitor structure. This structure first forms a bit line on the source side and then oxidizes the single electron transistor below 1000 ° C. in an oxidation furnace. This forms an oxide film 321 at the side edge of the drain. Thereafter, regardless of the edge of the oxide film 321, the metal film 322 is formed to have the same thickness and width as the drain to form a capacitor.
도 7은 도 5의 캐패시터 구조와 비슷하나 형성 방법이 다른 경우를 보여준다. 그 제조법으로는 먼저 레지스트를 도포한 후 드레인(D)의 중간 위치에 전자빔 직접묘화법을 이용하여 10nm 이하의 선폭을 만든 후 플라즈마 산화(plasma oxidation)를 행하여 10nm 이하 폭의 산화물 나노 세선(wire)(331)을 형성시킨다. 그렇지 않으면, 드레인의 중간 위치에 SPM을 이용하여 10nm 이하 폭의 산화물 나노 세선(331)을 형성시킨다. 이런 방법으로 분리된 드레인이 또한 캐패시터로 작동하게 된다. 그 다음 소스와 게이트에 동을 포함한 금속을 이용하여 비트라인 및 워드라인을 형성한다.7 is similar to the capacitor structure of FIG. 5, but shows a different formation method. As a manufacturing method, first, a resist is applied, and then a line width of 10 nm or less is made by using an electron beam direct drawing method at an intermediate position of the drain D, and then plasma oxidation is performed to perform oxide oxidation fine wire of 10 nm or less width. 331 is formed. Otherwise, the oxide nano fine wire 331 having a width of 10 nm or less is formed by using the SPM at an intermediate position of the drain. The drain separated in this way also acts as a capacitor. Then, metals containing copper in the source and gate are formed to form bit lines and word lines.
도 8은 본 발명에 따른 휘발성 단일전자 트랜지스터 메모리의 수직 단면도로서, 게이트(G)가 아일런드(I)의 상부에 형성된 액세스 트랜지스터를 갖는 제6실시예의 구조를 보여준다. 도시된 바와 같이, 제6실시예는 게이트(G)가 아일런드(I) 상부에 위치하며, 액세스 트랜지스터의 드레인(D)을 두 개의 전극으로 분리한 측면형 캐패시터 구조를 갖는다. 즉, 유전체층(411)이 드레인(D)과 플레이트(412) 사이에 형성된다.8 is a vertical sectional view of a volatile single-electron transistor memory according to the present invention, showing the structure of the sixth embodiment in which the gate G has an access transistor formed on top of the island I. FIG. As shown, the sixth embodiment has a side capacitor structure in which the gate G is positioned above the island I, and the drain D of the access transistor is separated into two electrodes. That is, the dielectric layer 411 is formed between the drain D and the plate 412.
이와 같은 구조의 제6실시예는 MOSFET에 기초한 DRAM의 구조와 유사하나 디지탈 신호 레벨 1을 저장할 때 DRAM 의경우 캐패시터에 저장된 전자의 숫자가 수 십만개이나 단일전자 트랜지스터 메모리의 경우 20개 미만으로 가능하며 그렇기 때문에 캐패시터의 구조도 간단하고 고유전율의 유전체도 필요없는 것이 특징이다.The sixth embodiment of this structure is similar to that of a DRAM based MOSFET, but when storing digital signal level 1, the number of electrons stored in the capacitor for DRAM can be hundreds of thousands or less than 20 for single-electron transistor memories. As a result, the structure of the capacitor is simple, and a high dielectric constant dielectric is not required.
이와 같은 제6실시예는 일반적으로 잘 알려진 단일전자 트랜지스터 제조법을 적용하여 금속 혹은 반도체의 단일전자 트랜지스터를 제조한다. 여기서, 게이트는 아일런드(island)의 상부에 위치하며 앞서 형성된 드레인을 도 5, 도 6 및 도 7의 구조 및 제조방법을 동일하게 적용하여 두 개의 전극으로 분리한 후 측면형 캐패시터로 작동하게 한다.In the sixth embodiment, a single electron transistor of a metal or a semiconductor is manufactured by applying a well-known single electron transistor manufacturing method. Here, the gate is located on the upper side of the island, and the previously formed drain is separated into two electrodes by applying the structure and manufacturing method of FIGS. 5, 6, and 7 to operate as a side capacitor. .
도 9는 본 발명에 따른 휘발성 단일전자 트랜지스터 메모리의 회로도이다. 도시된 바와 같이, 본 발명에 따른 단일전자 트랜지스터 메모리는 단일전자 트랜지스터와 캐퍼시터로 구성된 메모리 셀들과(1000), 비트라인 디코더(decoder)와 증폭기부(2), 워드라인 디코더와 구동 회로부(3)로 구성된다. 셀들(1)은 다이나믹(dynamic) 형의 단일전자 트랜지스터 메모리 셀들이 행열식으로 배치되어 있으며 데이터의 읽고 씀이 물리적으로 이루어진다. 즉, 쓸때는 워드라인(즉 게이트) 에연결된 워드라인 디코더와 구동회로(3)에 의해 10 volts 이내의 전압을 인가하고 또한 드레인과 소스 사이의 전압차를 1 volt 이내로 한다. 그렇게 하면 20개 미만의 전자가 단일전자 트랜지스터의 소스에서 아일랜드를 통해 드레인 쪽으로 터널링되어 캐패시터에 충전(charge)되게된다. 읽을 때는 워드라인의 전압을 쓸때와 동일하게 인가하며 또한 DRAM과 같이 소스와 드레인 사이에 전압을 인가하지 않아도 캐패시터에 저장되어 있던 20개 미만의 전자가 단일전자 트랜지스터의 아일런드를 통해 방전(discharge)된다. 이 경우 캐패시터에 충전되었던 전자들의 숫자만큼의 전류가 출력되어 나오는데 이들 전류가 소스 쪽에 연결된 비트라인에 따라 연결된 비트라인 디코더와 증폭기 즉 OP Amp.를 통과한 후 증폭된 전압으로 출력되어 나온다. 이 때 기억 복구(Restoring) 회로를 구성하여 방전된 캐패시터에 다시 재충전되도록 회로를 구성한다.9 is a circuit diagram of a volatile single electron transistor memory according to the present invention. As shown, the single-electron transistor memory according to the present invention includes a memory cell 1000 composed of a single-electron transistor and a capacitor, a bit line decoder and an amplifier unit 2, a word line decoder and a driving circuit unit 3 It consists of. The cells 1 are arranged in a matrix of dynamic single-electron transistor memory cells and physically read and write data. That is, when writing, a voltage within 10 volts is applied by the word line decoder and the driving circuit 3 connected to the word line (that is, the gate), and the voltage difference between the drain and the source is within 1 volt. Doing so causes less than 20 electrons to tunnel from the source of the single-electron transistor to the drain through the island to charge the capacitor. When reading, the voltage of the word line is applied the same as when writing, and less than 20 electrons stored in the capacitor are discharged through the island of the single-electron transistor without applying voltage between the source and the drain, such as DRAM. do. In this case, as many currents as the number of electrons charged in the capacitor are output, and these currents are output through the amplified voltage after passing through a bit line decoder and an amplifier, OP Amp. At this time, a memory restoring circuit is configured so that the circuit is recharged to the discharged capacitor again.
이와 같은 구성의 휘발성 단일전자 트랜지스터 메모리의 동작원리는 다음과 같다.The operation principle of the volatile single-electron transistor memory having such a configuration is as follows.
먼저, 기록하는 경우에는 지정된 메모리 셀의 게이트에 10 volt 미만의 전압을 인가하고 소스와 드레인 사이에 1 volt 미만의 전압을 인가하여 20개 미만의 전자가 단일전자 트랜지스터의 아일런드를 거쳐 드레인 쪽으로 터널링하도록 한다. 드레인 쪽으로 터널링된 20개 미만의 전자들은 드레인과 연결된 캐패시터에 저장 되도록 한다. 읽는 경우에는 기록할 때와 마찬가지로 먼저 읽을 메모리 셀을 선택하여, 워드라인(즉 게이트)에 전압을 인가하면 캐패시터에 저장되었던 전자들이 단일전자 트랜지스터의 아일런드를 통해 흘러서 비트라인에 전압 스윙이 발생시키게 되며 이것을 감지하여 디지탈 신호 레벨 1과 0을 결정한다. 이와 같이 읽는 경우에 도 워드라인에 전압을 인가하고 비트라인에 접압을 인가하지 않는 것은 기존의 DRAM과 동일하다. 그 이유는 전자가 캐패시터에 저장되면 캐패시터에 연결된 드레인의 페르미 준위가 아래 수학식 1 만큼 증가하게 되기 때문이며 따라서 항상 안정 상태로 돌아가려는 이치 때문이다.First, when writing, a voltage of less than 10 volts is applied to the gate of a specified memory cell and a voltage of less than 1 volt is applied between the source and drain so that less than 20 electrons tunnel through the island of the single-electron transistor toward the drain. Do it. Less than 20 electrons tunneled toward the drain are stored in the capacitor connected to the drain. When reading, as with writing, first select the memory cell to read, and apply a voltage to the word line (ie, gate) so that the electrons stored in the capacitor flow through the island of the single-electron transistor, causing a voltage swing on the bit line. This is then sensed to determine digital signal levels 1 and 0. In this case, the voltage is applied to the word line and the voltage is not applied to the bit line. The reason is that when the electrons are stored in the capacitor, the Fermi level of the drain connected to the capacitor is increased by Equation 1 below, and therefore it is always desired to return to a stable state.
여기서, n은 캐퍼시터에 저장된 전자수이고, e는 전자의 전하량이며, CD는 드레인의 캐패시턴스이다.Where n is the number of electrons stored in the capacitor, e is the charge amount of the electron, and C D is the capacitance of the drain.
수학식 1에서 알 수 있듯이 전자의 숫자 만큼 드레인의 페르미 준위가 올라가기 때문에 워드라인에 전압을 걸어주면 드레인쪽의 캐패시터에 저장되었던 20개 미만의 전자들이 단일전자 트랜지스터의 아일런드를 거쳐 소스 쪽으로 흘르면서 저장된 전자의 숫자 만큼의 미소 전류가 흐른다. 이 미소 전류를 OP Amp.로서 전압으로 증폭시키고 디지탈 신호 레벨 1로 출력시킨다. 만약 선택된 메모리 셀에 전자가 저장되어 있지 않으면 워드라인에 전압을 인가하더라도 전류는 흐르지 않는다.As Equation 1 shows, the Fermi level of the drain rises by the number of electrons, so if you apply a voltage to the word line, less than 20 electrons stored in the capacitor on the drain flow through the island of the single-electron transistor toward the source. As much as the number of stored electrons, a small current flows. This small current is amplified to voltage as OP Amp and output at digital signal level 1. If electrons are not stored in the selected memory cell, no current flows even if a voltage is applied to the word line.
이상 설명한 바와 같이, 본 발명에 따른 휘발성 단일 전자 트랜지스터 메모리는 단일전자 트랜지스터를 액세스 트랜지스터로 이용하는 동시에 캐패시터에 20개 미만의 전자를 저장하여 정보(디지탈 0 혹은 1)를 저장하거나 읽을 수 있다는데 특징이 있다. 즉, 단일전자 트랜지스터를 이용하여 전자 하나 하나를 제어하고 이렇게 제어된 20개 미만의 전자를 드레인 쪽에 위치한 캐패시터(capacitor)에 저장한다.As described above, the volatile single-electron transistor memory according to the present invention is characterized by being able to store or read information (digital 0 or 1) by using a single-electron transistor as an access transistor and storing less than 20 electrons in a capacitor. . That is, a single electron transistor is used to control one electron and store less than 20 electrons thus controlled in a capacitor located on the drain side.
읽을 경우에는 캐패시터에 저장되었던 전자들이 단일전자 트랜지스터를 통해 흘러 나옴에 따라 1μA 이하의 전류를 얻게 되는데 이를 OP 앰프를 통해 전압으로 바꾸면서 증폭시켜 디지탈(digital) 신호 1과 0을 구분하는 원리로 동작한다. 이렇게 작동되는 휘발성 단일전자 트랜지스터는 20개 미만의 전자로 작동되기 때문에 극소의 소비전력이 소요되며 또한 초고집적 및 nsec 범위의 초고속을 실현할 수 있다. 즉, 일반적으로 DRAM 은 디지탈 1 을 표시 하기 위해서는 수 십만개의 전자를 캐패시터에 저장해야 하나 본 발명에 따른 단일전자 트랜지스터 메모리는 20개 미만의 전자로 디지탈 1을 유지할 수 있기 때문에 소비전력을 크게 낮출 수 있다. 즉 전력(power; P)는 다음과 같은 수학식 2로 표시된다.In the case of reading, as the electrons stored in the capacitor flows through the single-electron transistor, current of less than 1μA is obtained, and this is converted into voltage through an op amp to amplify by dividing the digital signal 1 and 0. . This volatile single-electron transistor operates with less than 20 electrons, so it consumes very little power and achieves ultra-high integration and ultra-fast in the nsec range. That is, in general, DRAM needs to store hundreds of thousands of electrons in a capacitor in order to display digital 1, but the single-electron transistor memory according to the present invention can keep digital 1 with less than 20 electrons, which can greatly reduce power consumption. have. That is, power (P) is represented by the following equation (2).
여기서, c는 캐패시턴스이고, v는 작동 전압이며, f는 주파수이며, Q는 전하량(charge)이며, n은 전자수이며, e는 전자의 전하량이다.Where c is the capacitance, v is the operating voltage, f is the frequency, Q is the charge, n is the number of electrons, and e is the charge amount of the electron.
위 수학식 2에서 알 수 있듯이 디지탈 신호 레벨 1을 유지하는데 필요한 소비 전력은 단순 계산으로도 DRAM에 비해 캐패시터 하나당 수 십만배 낮출수 있음을 의미한다. 따라서 DRAM의 고집적화시 발생하는 열문제가 본발명에 따른 단일전자 트랜지스터 메모리에는 전혀 발생하지 않아 테라비트(Tb) 까지의 고집적화가 가능하다. 또한 본발명에 따른 메모리 에서는 20개 미만의 전자로서 메모리를 작동시키기 때문에 전자 하나를 메모리에 이용하는 경우 발생하는 외부환경(즉 백그라운드 차지(background charge),온도, 전계 등등)에 따른 메모리 손실을 막아 소자의 신뢰도를 크게 증가 시킬 수 있다. 더욱이, 20개 미만의 전자가 배선상에 흐르기 때문에 DRAM과는 달리 전자이동(Electromigration)에 의한 배선절단이 없다. 특히, 20개 미만의 전자를 캐패시터에 저장하기 때문에 DRAM의 고집적화(1 Gb 이상)에 따른 고유전율 재료개발 및 복잡한 캐패시터 구조 적용이 필요없다. 또한 메모리를 읽은 후에는 바로 원래의 메모리 상태로 복구되는 복구(Restoring) 회로를 적용하여 메모리의 신뢰도를 유지 시킬 수 있다.As shown in Equation 2, the power consumption required to maintain the digital signal level 1 can be lowered by several hundred thousand times per capacitor compared to DRAM even with a simple calculation. Therefore, the thermal problem that occurs during the high integration of the DRAM does not occur at all in the single-electron transistor memory according to the present invention, it is possible to high integration up to terabits (Tb). In addition, in the memory according to the present invention, since the memory operates as less than 20 electrons, the device prevents memory loss due to external environment (ie, background charge, temperature, electric field, etc.) generated when one electron is used in the memory. Can greatly increase the reliability. Moreover, since less than 20 electrons flow on the wiring, unlike the DRAM, there is no wiring cutting due to electromigration. In particular, since less than 20 electrons are stored in a capacitor, there is no need to develop a high-k material due to high integration of DRAM (1 Gb or more) and to apply a complicated capacitor structure. In addition, the reliability of the memory can be maintained by applying a restoring circuit that restores the original memory state immediately after reading the memory.
Claims (28)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990032907A KR100300967B1 (en) | 1999-08-11 | 1999-08-11 | Volatile single electron transistor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990032907A KR100300967B1 (en) | 1999-08-11 | 1999-08-11 | Volatile single electron transistor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010017412A true KR20010017412A (en) | 2001-03-05 |
| KR100300967B1 KR100300967B1 (en) | 2001-11-01 |
Family
ID=19606812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990032907A KR100300967B1 (en) | 1999-08-11 | 1999-08-11 | Volatile single electron transistor memory |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100300967B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100660832B1 (en) * | 2001-03-19 | 2006-12-26 | 삼성전자주식회사 | Semiconductor device reducing plasma damage and method for fabricating the same |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5677637A (en) * | 1992-03-25 | 1997-10-14 | Hitachi, Ltd. | Logic device using single electron coulomb blockade techniques |
| JPH06350044A (en) * | 1993-06-11 | 1994-12-22 | Hitachi Ltd | Memory element |
| JPH07335839A (en) * | 1994-06-07 | 1995-12-22 | Hitachi Ltd | Semiconductor storage device and its manufacture |
| KR100468818B1 (en) * | 1997-05-26 | 2005-03-16 | 삼성전자주식회사 | single electron transistor |
| KR100446598B1 (en) * | 1997-09-04 | 2005-05-16 | 삼성전자주식회사 | A single electron tunneling device and a fabricating method thereof |
-
1999
- 1999-08-11 KR KR1019990032907A patent/KR100300967B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100660832B1 (en) * | 2001-03-19 | 2006-12-26 | 삼성전자주식회사 | Semiconductor device reducing plasma damage and method for fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100300967B1 (en) | 2001-11-01 |
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