KR20010012113A - 자기매체 기록시의 기록 보상용 장치 - Google Patents

Abstract

자기 기록매체 상에 기록하려는 복수의 데이터 신호의 기록 예비보상용 장치가 개시되는데, 이 장치는, 입력 데이터 신호를 수신하는 입력과 기록하려는 출력신호를 공급하는 출력을 구비하되, 이들 출력 데이터 신호 내부의 적어도 복수의 신호 전이점이 입력 데이터 신호 내부의 대응하는 신호 전이점에 대해 지연되고, 입력과 출력 사이의 신호 경로는 필터회로와 히스테리시스 회로로 이루어진 직렬 배치를 포함하고, 히스테리시스 회로는 필터회로의 출력 신호를 수신하여, 그것의 출력 신호로서 이진 신호를 출력한다. 이 기록 예비보상 장치는, 전이시에 기록하려는 다수의 앞선 심볼값의 영향에 대해 간단하게 허용이 이루어질 수 있도록 할 수 있다. 이 장치를 종래의 기록 보상장치와 조합하는 경우에는, 단순한 필터를 사용하는 것으로 충분하다.

Description

자기매체 기록시의 기록 보상용 장치{DEVICE FOR WRITE COMPENSATION IN MAGNETIC-MEDIA RECORDING}

본 발명은, 자기 기록매체 상에 기록하려는 복수의 데이터 신호의 기록 예비보상(write precompensation)을 하고, 입력 데이터 신호를 수신하는 입력과 기록하려는 출력신호를 공급하는 출력을 구비하되, 이들 출력 데이터 신호 내부의 적어도 복수의 신호 전이점(transition)이 입력 데이터 신호 내부의 대응하는 신호 전이점에 대해 지연되는 장치에 관한 것이다.

자기 기록매체 상에 고밀도 데이터 기록을 하는 동안 특정한 데이터 패턴이 발생될 때, 비선형 비트 시프트가 일어난다. 이들 비트 시프트는, 특히 동일한 부호를 갖는 복수의 비트가 반대 부호를 갖는 한 개의 비트의 앞에 있을 때, 주로 감자(demagnetization) 효과에 의해, 즉 자기 기록매체가 비트 스트림 내부의 부호 변화를 갖는 기록에 '대항한다'는 사실의 결과로써 발생된다. 이와 같은 효과는, 부호의 변화, 즉 전이점이 너무 늦거나 너무 빨리 기록되는 현상으로 나타나는데, 이것은 각각 너무 짧거나 너무 긴 비트가 기록되도록 한다.

비선형 비트 시프트의 또 다른 원인은 기록 채널의 제안된 대역폭이다. 본 명세서에 있어서, 기록 채널은 기록 헤드를 포함하는 것까지의 신호 경로를 의미하며, 상기한 기록 헤드 또한 기록 증폭기와, 기록 헤드 내부에서의 전기 입력신호의 자기 출력신호로의 변환을 포함한다. 데이터 전이점은 기록 헤드 내부에서 비교적 느린 자기장의 변화를 발생하며, 이에 따라 신호가 자기 기록매체 상에 기록된다. 자기장 세기가 일정한 임계값을 초과할 때까지 기록매체의 자화가 반전되지 않으며 전이점이 기록되지 않는다. 높은 데이터 전송속도에서, 신호 전이에 대한 헤드 내부의 자기장의 전체 응답은 수많은 비트 구간에 걸쳐 확장됨으로써, 수많은 후속 비트의 전이점의 기록에 영향을 미친다. 실제로, 이와 같은 효과는 전이점이 20% 또는 그 이상의 비트 구간만큼 서로에 대해 시프트되도록 할 수 있는 것으로 밝혀졌다.

비선형 비트 시프트의 결과로써 서로에 대한 전이점의 위치에 있어서의 이와 같은 부정확성은, 특히 고밀도 기록 및 판독시에 매우 바람직하지 않은데, 이것은 이와 같은 경우에 판독 신호 내부의 비트 검출의 신뢰성이 상당히 줄어들기 때문이다.

감자 효과에 의한 비선형 비트 시프팅은 기록 예비보상을 사용함으로써 적어도 일부를 방지할 수 있는 것으로 알려졌는데, 이것은, 다수의 앞선 비트의 값에 따라 부호 변화가 진행되거나 지연된다는 것을 의미한다. 이를 위해, 소위 1차 보상과 같이, 마지막의 알선 비트 만을 고려하거나, 소위 2차 보상과 같이, 마지막 2개의 앞선 비트 만을 고려하는 것도 공지되어 있다.

US-A-4,607,295호에는, 지연선 필터(transversal filter)를 구비하고, 이 지연선 필터를 사용하여, 2개의 앞선 비트의 부호에 따라, 기록하려는 비트를 지연시키기 않거나 이 비트를 제 1 또는 제 2의 일정한 지연값 만큼 지연시키는 선택이 이루어지는 장치에 대해 개시되어 있다.

US-A-4,964,107호에는, 2개의 앞선 비트의 부호에 의존하여, 기록하려는 비트를 지연시키거나 지연시키지 않는 것을 결정하도록 구성된 장치에 대해 기재되어 있다. 이에 따라, 선택된 지연값은 데이터가 자기 디스크 상에 기록되는 위치에 의존하며, 이를 위해 8개의 지연값으로부터 선택을 할 수 있다.

마지막으로, US-A-5,325,241호에는, 정전 용량으로 이루어진 적분기의 출력 전압이 3가지 전압값과 비교되는 기록 예비보상 장치에 대해 개시되어 있다. 이들 3가지 전압값 중에서 어느 것이 적분기의 전압과 동일한가에 의존하여, 기록하려는 비트가 지연되지 않거나, 제 1 시간 만큼 지연되거나, 제 2 시간 만큼 지연된다.

이들 종래의 기록 예비보상 장치의 문제점은, 이들 장치들이 감자 효과에 의한 비선형 비트 시프트의 보상을 위해 매우 제한된 수의 지연값으로부터만 선택을 할 수 있어, 매우 제안된 수의 앞선 비트에 대해서만 허용이 이루어진다는 것이다.

IEEE Trans. Magn., Vol 26, No. 6, pp. 2954-2959, Nov. 1990에 게재된 R. Wood, M. Willians 및 J. Hong의 논문 'Considerations for High-Data-Rate Recording With Thin-Film Heads'에는, 기록 채널의 제한된 대역폭이 감자 효과와 유사한 비트 시프트를 발생한다고 기재되어 있다. 이러한 내용은 특히 이 논문의 도 9에 도시되어 있다.

IEEE Trans. Magn., Vol. MAG-22, No. 5, pp. 1212-1214, Sept. 1986에 게재된 T. Kato, R. Arai 및 S. Takanami의 논문 "Write current equalization for high speed digital magnetic recording"에는, 기록 채널의 제한된 대역폭, 특히 기록 헤드의 자기 인덕턴스의 결과로써의 비선형 비트 시프트의 문제점에 대해 기재되어 있다. 이에 대한 해결책으로서, 고주파를 강조하는 필터를 사용하는 것이 제안되어 있다. 그러나, 이러한 해결책이 지닌 문제점은, 그것이 낮은 비트 전송속도에서만 사용가능하다는 것이다. 이것은 다음과 같이 설명될 수 있다. 기록 헤드에 의해 발생된 자속은 기록 전류 I에 비례한다. 이 기록 헤드는 자기 인덕턴스 L을 갖는 코일을 구비하며, 이 결과 필요한 기록 전압은 처음에 V = L·dI/dt로 주어진다. 비트 전송속도가 증가하면, dI/dt가 증가하고, 그 결과, 필요한 기록 전압 또한 증가한다. IC 기술분야에 있어서, 이와 같은 전압은 5 내지 8 V로 제안되며, 이와 같은 제안은 기록과정 중에 얻을 수 있는 최대의 비트 전송속도를 규정한다. 일반적으로, 상기한 문헌에 기재된 형태를 갖는 기록 등화기는 이와 같은 제한을 완화시키지 못하며, 이에 따라, 실용상, 등화는 낮은 비트 전송속도에서만 사용될 수 있다.

Journal of the Institution of Electronic and Radio Engineers, Vol 55, No. 6, pp. 229-236에 게재된 C. H. Coleman 등의 논문 "High data rate magnetic recording in a single channel"에도, 기록 헤드의 느린 응답에 대한 문제점에 대해 기재되어 있으며, 이에 대한 해결책으로서 기록 등화가 제시되어 있다.

본 출원의 출원시에 아직 공개되지 않은 유럽 특허출원 96202427.9호에는, 감자 효과와 기록 채널의 제한된 대역폭 모두에 의해 발생된 시간 시프트를 보상하기 위해 임의 개수의 시간 시프트를 선택할 수 있도록 하는 기록 보상이 제시되어 있다. 이와 같은 기록 예비보상 회로는, 예를 들어, 다수의 앞선 심볼값의 임의의 조합에 대해 신호를 출력함으로써, 기록하려는 심볼에 대해 일정한 시간 지연을 얻을 수 있도록 하는 지연선 필터를 사용한다. 이와 같은 종래의 제안에서는, 제한된 대역폭에 의해 발생된 효과에 대해 4개의 앞선 심볼과 1개의 장래의 심볼을 허용하고 있다.

그러나, 대역폭 제안의 효과는 상당히 큰 수의 앞선 심볼에 의해 발생될 수 있으며, 종래의 장치에서 이에 대한 허용이 이루어지는 경우에, 이것은 이 장치를 매우 큰 크기를 갖도록 하며, 그 결과 매우 복잡한 구성을 갖도록 만든다.

결국, 본 발명의 목적은, 전이점의 앞에 있는 다수의 심볼값이 간단하게 기록될 수 있도록 할 수 있으며, 단독으로 사용되거나, 제한된 수의 앞선 심볼값을 허용하도록 구성된 현존하는 예비보상 장치에 조합하여 사용될 수 있는 장치를 제공함에 있다.

이와 같은 목적을 달성하기 위해, 본 발명의 제 1 면에 따르면, 서두에 기재된 형태를 갖는 장치는, 상기 입력과 출력 사이의 신호 경로는 필터회로와 히스테리시스(hysteresis) 회로로 이루어진 직렬 배치를 포함하고, 상기 히스테리시스 회로는 상기 필터회로의 출력 신호를 수신하여, 그것의 출력 신호로서 이진 신호를 출력하도록 구성된 것을 특징으로 한다.

임의의 위상에 대해, 상기 필터는 다음 식을 만족하는 것이 바람직하다:

이때,

μ =,

T = 데이터 신호의 펄스폭,

h = (c*w)(t), 이때 *는 선형 콘벌루션(convolution)이고,

w(t) = 필터의 임펄스 응답,

c(t) = T∈{0,T}에 대해서는 1이며, 기타의 경우에는 c(t)=0이고,

h' = dh/dt,

β = 임의의 양의 상수,

N = 음이 아닌 정수,

c₁= 데이터 비트 b_k-i의 영향에 대한 예비보상의 정도에 대한 가중 인자.

본 발명의 제 2 면에 따르면, 공지된 N차 예비보상 장치가 상기 장치의 입력과 필터의 입력 사이에 배치된다.

본 발명에 따르면, 필터회로와 히스테리시스 회로, 특히 슬라이서(slicer)의 직렬 배치를 사용하기 때문에, Kato 등에 의해 제안된 해결책을 참조하여 위에서 설명한 문제점이 발생하지 않는다. 신호가 기록 헤드에 인가되기 전에, 기록 신호 내부의 전압 피크가 히스테리시스 회로에 의해 제한되므로, 심지어 고주파가 부스팅될 때에도, 전압이 클립핑될 수 없다. 실제로, 본 발명에 따르면, 보상이 전압 레벨을 사용하여 더 이상 이루어지지 않으며, 시간상으로의 시프트에 의해 보상이 이루어진다.

이하, 첨부도면을 참조하여 본 발명을 더욱 상세히 설명한다. 도면에서,

도 1a∼도 1g는 어떻게 비선형 비트 시프트가 발생하는가를 나타낸 것이고,

도 2a∼도 2c는 대역폭 제한에 의해 발생된 비트 시프트를 나타낸 것이며,

도 3은 본 발명에 따른 장치의 일 실시예의 블록도이고,

도 4는 도 3에 도시된 장치 내부에 사용될 수 있는 2차 필터를 개략적으로 나타낸 것이다.

이하, 도 1 및 도 2를 참조하여, 비선형 비트 시프트를 일으킬 수 있으며 본 발명에 따른 기록 예비보상 장치를 사용하여 해소될 수 있는 2가지 효과를 간략하게 설명한다.

먼저, 감자 효과의 결과로써 비선형 비트 시프트를 일으키는 효과를 설명한다. 이와 같은 감자 효과는, 앞선 심볼 구간에서 어떠한 전이도 발생하지 않는 경우에는, 이하에서 전이점으로 칭하는 기록하려는 신호 전이가, 지연을 갖고 기록되도록 하고, 앞선 심볼 구간에서 전이가 발생되고 이와 같은 후자의 구간에서 앞선 심볼 구간에서 어떠한 전이도 발생하지 않는 경우에, 신호 전이가 너무 이르게 기록되도록 한다.

도 1a는 시간의 함수로써의 심볼의 기준 패턴을 나타낸 것으로, 전이가 완전히 규칙적으로 발생하기 때문에, 시프트가 일어나지 않는다. 심볼을 a_k+j로 표시하였으며, 이때 j = -n...-1, 0, 1...n이다. 또한, 심볼 길이는 T이다. a_k로부터 a_k+1로의 전이점의 시프트를 고려한다. 이때, 도 1b∼도 1d에 있어서, 비트 시프트를 과장하여 나타내었다는 점에 유의하기 바란다. 더구나, 이하에서 기호는 "배타적 논리합(exclusive-or)" 연산을 나타낸다.

도 1b는 a_k-1≠a_k+1인 상태를 나타낸 것이다. 복수의 심볼이 제 1 비트값을 갖는 "긴" 기간 이후에, 다른 제 2 비트값으로의 전이가 자기 기록매체에 의해 방해를 받기 때문에, 전이점이 시간 t_s1만큼 우측으로 시프트되고, 그 결과 이 비트값이 지연을 갖고 기록된다. 수학 용어로, 예비보상은 dt = -(a_k+1 a_k-1)t_s1으로 표시될 수 있다.

도 1c는 a_k-2≠a_k인 상태를 나타낸 것이다. 이에 따라, 복수의 심볼이 제 1 비트값을 갖는 "긴" 기간 이후에, 제 2 비트값으로부터 제 1 비트값으로의 전이가 자기 기록매체에 의해 촉진되기 때문에, 전이점은 제 2 시간 t_s2만큼 좌측으로 시프트되고, 이에 따라 더 일찍 기록된다. 이때, 필요한 예비보상은 dt = (a_k a_k-2)t_s2로 표시될 수 있다.

전술한 두가지 효과에 대해 필요한 전체 예비보상은 주로 개별적인 기여값의 선형 조합으로, 다음과 같이 주어진다:

실제로는, 알파벳 {-1,1}에 있는 NRZ 데이터 심볼 b_k를 자주 사용한다. 이들 심볼은 b_k= 2a_k-1에 따라 데이터 심볼 a_k와 관계를 가지므로, a_k=0이면 b_k=-1이고, a_k=1이면 b_k=1이다. b_k와 a_k사이의 이와 같은 관계를 사용하면, (a_k+i a_k+j) = (1-b_k+ib_k+j)/2인 것이 명백하므로, 상기한 수학식 1은 다음과 같이 고쳐 쓸 수 있다:

서로에 대한 전이점의 시프트만이 중요하기 때문에, 상기한 항 0.5[t_s2-t_s1]은 나머지 부분에 대한 고려대상에서 제외되는 일정한 지연을 나타낸다. dt는 b_k와 b_k+1사이의 전이를 나타내기 때문에, 본 발명에서 고려대상이 되는 상황인 이와 같은 전이가 발생할 때, b_k= -b_k+1이 성립하므로, 일정한 지연값 0.5[t_s2-t_s1]을 삭제한 후에, dt는 다음과 같이 기재할 수 있다:

기록 채널의 제한된 대역폭에 의한 비선형 비트 시프트를 도 2를 참조하여 설명한다. 도 2a는 자기 기록매체 상에 데이터의 기록을 위한 기록 채널을 개략적으로 나타낸 것이다. 도 2b에 도시된 NRZ 데이터 신호 b_k는, 전치증폭기(21)로 인가되고, 일정한 자기 인덕턴스를 갖는 배선(22)을 거쳐 기록 헤드(23)로 주어진다. 이 기록 헤드(23)에 의해 발생된 자기장 H_g를 도 2c에 나타내었다. 히스테리시스 효과로 인해, 자기장 세기 H_g가 임계값 H_th를 초과할 때까지, 기록매체(24)의 자화 M이 반전되지 않는다. 이것은, 도 2b에 도시된 b_k에 있는 전이점의 실제 기록이 나중의 순간 t_s에 자기장의 반전에 의해 실제 자기 기록을 일으키지 않는다는 것을 의미한다. 더구나, 자기장 세기 H_g의 변화에 있어서의 관성은, 후속되는 데이터 전이가 발생할 때, H_g가 종종 그것의 최종값에 도달하지 않도록 하며, 이것은 이들 후속된 전이에 대한 H_g의 응답과 간섭을 일으킨다. 전술한 것과 같이, 이와 같은 간섭은 위에서 설명한 감자 효과와 유사한 비트 시프트를 일으킨다. 높은 데이터 전송속도에서는, 이와 같은 간섭이 다수의 심볼 구간에 걸칠 수 있다. 상기한 수학식 3의 설명에 따라, 이와 같은 큰 기억 길이는 b_k-2앞에 있는 비트도 예비보상에 기여해야만 하는 것을 요구한다. 따라서, 필요한 전체 예비보상은 다음과 같은 구조를 갖는다:

이때, c₁, c₂, c₃등은, 비트 b_k-1, b_k-2, b_k-3...에 의한 비선형 비트 시프트의 예비보상의 정도를 규정하는 가중 인자를 나타낸다. 완벽을 기하기 위하여, 이들 가중 인자는 일반적으로 음이 아닌 수라는 것을 언급한다.

dt의 값에 대한 전술한 설명은, 문헌에서 ε₁및 ε₂로 칭한 비트 시프트에 대한 1차 및 2차 예비보상을 얻기 위해 필요한 시간 시프트에 대해 문헌에 공통적으로 기재된 설명과 차이가 난다. 그러나, 한편으로는 ε₁과 ε₂사이에, 다른 한편으로는 t_s1과 t_s2사이에 직접적인 관계가 존재한다는 것을 증명할 수 있다. 이것을 도 1e∼도 1g를 참조하여 설명한다. ε₁과 ε₂의 빈번하게 사용되는 설명에 대해서는, D. Palmer, P. Ziperovich, R. Wood 및 T.D. Howell, "Identification of Nonlinear Write Effects Using Pseudorandom Sequences", IEEE Trans. Magn. Vol. MAG-23, No. 5, pp 2377-2379, Sept. 1987, 특히 부록을 참조하기 바란다.

도 1e는, NRZ 신호 b_k+1= ε(-1,1)에 대한 b_k로부터의 b_k+1로의 단일의 전이를 나타낸 것으로, 이하에서는 이와 같은 전이를 고려한다. 더구나, 다음과 같은 전이 심볼 q_k+1을 사용한다:

상기한 수학식 5로부터, 상승 전이에 대해서는 q_k+1= +2이고, 하강 전이에 대해서는 q_k+1= -2이며, 전이가 존재하지 않을 때에는 q_k+1= 0라는 것을 유도할 수 있다.

도 1f는 1차 비트 시프트 ε₁을 설명하는 일반적인 방법을 예시한 것으로, 이것은 한 개의 심볼 구간의 길이를 갖는 단일 심볼 b_k를 지니고, 일정한 신호의 값과 반대의 값을 갖는 일정한 신호 b_k+i= -1 또는 +1(i≠0)에 근거를 두고 있다.

도 1g는 2차 비트 시프트 ε₂를 설명하는 일반적인 방법을 예시한 것으로, 이것은 한 개의 심볼 구간의 길이를 갖는 2개의 심볼 b_k및 b_k-1을 갖고 이들 모든 심볼이 일정한 신호의 값과 반대의 값을 갖는 일정한 신호 b_k+1= -1 또는 +1(i≠0, i≠-1)에 근거를 두고 있다.

Palmer, Ziperovich, Wood 및 Howell에 의한 전술한 논문에서는, 시간 시프트 ε₁의 보상을 위해서는 다음 식에 따른 예비보상 Δ₁이 필요하다고 기재되어 있다:

또한, 상기한 논문에는, ε₂에 대한 예비보상에 대해 다음 식이 성립한다고 기재되어 있다:

따라서, 필요한 전체 예비보상은 다음과 같다:

상기한 수학식 5 및 수학식 6으로부터 다음을 얻을 수 있다.

이때,

b_k와 b_k+1사이의 현재의 전이에 대해서는, b_k의 극성에 무관하게 q_k+1b_k= -2가 성립한다. 이것은, C = ε₁/2를 의미하는데, 즉 C는 모든 전이에 적용되는 일정한 예비보상을 나타내며, 서로에 대한 전이점의 시프트만이 중요하므로 이것은 무시할 수 있다.

b_k와 b_k+1사이의 현재의 전이에 대해, q_k+1/2 = -b_k가 성립하므로, 상수 C를 버린 후에는, 다음 식이 성립한다:

이와 같은 식은 상기 수학식 4와 정확히 동일한 구조를 갖는데, 이때 c₁및 c₂는 각각 (ε₁-ε₂)/2와 ε₂/2인 것을 확인할 수 있다.

도 3은, 본 발명에 따라 매우 큰 수의 앞선 비트에 의해 발생된 비선형 비트 시프트의 보상을 달성할 수 있는 방법을 개략적으로 나타낸 것이다. 이 회로는, 아날로그 필터(20)와, 슬라이서와 같은 히스테리시스 회로를 구비한다. 도 3에 도시된 회로는 기록 헤드의 입력 회로 내부에 포함된다.

상기한 필터(20)는 임펄스 응답 w(t)를 갖고, 입력 신호 x(t)는 도 1에 도시된 신호 b_k+1과 같은 연속적인 이진 데이터 신호이다. 이 필터의 출력 신호 y(t)는 이진 신호가 아니며, x(t)의 제로 교차점(zero crossing)에 대해 데이터 의존적 시프트를 나타내는 y(t)의 제로 교차점은 슬라이서(21)에 의해 검출되고, 이 슬라이서는 기록 예비보상 회로의 이진 출력 신호 s(t)를 출력한다. 기록 예비보상의 인과관계로 인해, 전이점에서의 필터 시프트는 복수의 앞선 데이터 심볼에 의해 완전히 규정된다. 상기한 필터는, 메모리에 의해 커버된 시간과 시프트의 크기를 경정하며, 예를 들면 이하에서 설명하는 방식으로 설계될 수 있다. 실용상으로, 3차 또는 4차 필터가 적절하다. 이와 같은 낮은 차수로 인해, 상기한 회로는 단순한 상태를 가질 수 있으며, 집적회로에 구현하는데 매우 적합하다. 필터의 필요한 대역폭은 일반적으로 데이터 전송속도 1/T의 크기를 가지며, 그 결과 원리상 데이터 전송속도가 높게 될 수 있다. 3차 및 4차 필터에 대한 구현기술에 대해서는, IRE Transactions on Circuit Theory, March 1955, pages 74-85에 게재된 R.P. Sallen 및 E.L. Key의 논문 "A practical method of designing RC active filters"와, IEEE Transactions on Circuits and Systems, Vol. 35, No. 8. August 1988, pages 936-946에 게재된 E. Sanchez-Sinencio 등의 논문 "Generation of continuous-time two integrator loop OTA filter structures"를 참조하기 바란다.

도 3에 도시된 회로를 통상적인 1차 또는 2차 기록 예비보상 회로 또는 본 출원의 출원시에 아직 공개되지 않은 유럽 특허출원 96202427.9에 기재된 형태의 기록 예비보상 회로와 함께 사용하는 경우에는, 필터 차수를 더욱 낮출 수 있으며, 이때 상기한 회로는 단지 종래의 회로에 의해 보상되지 않은 신호 전이를 허용하는 역할을 한다. 원리상, DC에서 2개의 실제 극(pole)과 제로점을 갖는 필터가 이와 같은 목적에 적합하다. 그러나, DC에서의 제로점은 복수의 제로값 또는 복수의 1로 이루어진 긴 스트링 중에 y(t)가 제로값으로 줄어들도록 하며, 이것은 제로 교차점의 신뢰할 수 있는 검출을 복잡하게 만든다. 이와 같은 문제점을 해소하기 위해, 제로 교차점을 가장 작은 값을 갖는 극의 분율로 시프트할 수 있다. 이와 같은 과정은 다음 식을 만족하는 전달함수를 제공한다:

이때, α는 임의의 이득 인자이고, f₁및 f₂(f₁〈f₂)는 극의 위치를 나타내며, β는 제 1 극의 위치에 대한 제로점의 위치를 규정하는 분수값이다. 상기한 수학식 9의 전달함수는, 도 4에 따른 회로를 사용하여 효과적으로 실현될 수 있다.

도 4는 신호 x(t)를 수신하여 이진 전류 i(t)를 출력하는 전압-전류 변환기(22)를 나타낸 것이다. 이 전류는 커패시터 C₁과 저항 R₁사이에 있는 노드 내부로 주입되고, 커패시터 C₂와 저항 R₃사이에 있는 노드로부터 얻어진다. 이때, 필터의 출력 신호는 C₂양단의 전압이다. 일반적으로, β≪1이고 f₁≪f₂가 성립한다. 본 경우에, 다음 식이 적용된다:

도 4에 도시된 아날로그 필터는, 자기 기록헤드와 같은 제한된 대역폭을 갖는 대표적인 기록 경로에 대해 최적화되어 있다. 하기의 표 1은 3가지 서로 다른 비트 전송속도에서 서로 다른 필터 배치에 대해 기록된 데이터 패턴에서 관찰되는 잔류 비트 시프트를 나열한 것이다. 또한, 이 표에는 저항값 R₁= 4kΩ, R₂= 300Ω 및 R₃= 100Ω에 대해 C₁및 C₂에 대한 최적값이 기재되어 있다.

1/T(Mb/s)	예비보상없음	O1	O2	O1+S	O2+S	C1(pF)	C2(pF)
100	21	12	10	6.2	6.2	9.4	3.1
150	36	24	20	12	11	6.5	3.9
200	41	34	29	19	16	4.9	3.9

상기한 표에는, 100, 150 및 200 Mb/s의 비트 전송속도에서 심볼 구간의 백분율로 잔류 피크-피트 비트 시프트가 기재되어 있다. 열 O1은 종래의 1차 기록 보상장치에 적용되고, 열 O2는 종래의 기록 보상장치에 적용되며, 열 O1+S 및 O2+S는 도 3 및 도 4에 도시된 것과 같이 본 발명에 따른 장치와 종래의 1차 및 2차 기록 보상장치의 조합에 적용된다.

상기 표에서 알 수 있듯이, 특히 종래의 회로 장치가 본 발명에 따른 필터와 결합되는 경우에, 결과적으로 얻어지는 효과가 매우 유리하다. C₁의 최적값은 데이터 전송속도에 매우 의존한다. 그러나, 구성요소의 수치가 비선형 비트 시프트가 가장 두드러진 가장 높은 데이터 전송속도에 대해 최적화된 경우에는, 모든 데이터 전송속도에 대해 고정된 필터 치수를 사용할 수 있다. 이 보다 낮은 데이터 전송속도에서는, 상기한 수치가 약간 아래의 최적값이 되지만, 데이터 전송속도가 줄어드는 것에 따라 잔류 비트 시프트가 감소한다.

기록 예비보상을 위해 적합화되도록 하기 위해서는, 본 발명에 따른 장치가 상기한 수학식 4에 따른 구조를 갖는 전이 시프트를 생성하는 것이 필요하다. 이하에서는, 도 3에 도시된 필터(20)가 적절한 디자인을 갖는 경우에, 근사 분석을 사용하여 시프트가 상기한 수학식 4를 따르는 구조를 갖는다는 증명한다.

복수의 데이터 심볼 b_k∈{-1,1}은, 도 1e∼도 1g에 도시된 방식으로, 폭 T(t∈[0,T]에 대해서는 c(t)=1이고 그 이외의 경우에는 C(t)=0)를 갖는 사각 펄스 C(t-kT)에 의해 전송된다. 상기한 필터(20)는 다음 식에 따라 출력 신호를 발생한다:

이때, h(t)(c*w)(t)이다. ""는 정의를 의미하며, "*"는 선형 콘벌루션을 나타낸다.

먼저, 시간 k와 k+1 사이의 상승 전이를 고려한다(b_k=-1; b_k+1=1). 이와 같은 전이에 응답하여, y(t)가 상승하여 제로값을 통과해야 한다. 이하에서는, 시간를 고려하는데, 이때 Ψ는 심볼 구간 T에서 정규화된 소정의 샘플링 위상이다. h(t)가 인과관계를 갖는 경우에, 다음이 성립한다:

이때,이다. 평균값 = 0를 갖는 데이터 b_k에 대해, 비트 b_k-1, b_k-2, ...의에 대한 평균 기여도는 제로값이 되므로, 제로 교차점이 발생하는 평균 위상은인 위상에 해당하고, 이에 따라 다음 식이 성립한다:

에 대해 y가 양의 값을 갖는 경우에, 제로 교차점이 더 이르게 나타났음에 틀림없으며, 이것은로 표시되는 전이점의 시프트가 음의 값을 갖는다는 것을 의미한다. 도 3에서 슬라이서의 형태를 갖는 히스테리시스 회로가 사용되는 경우에, 이와 같은 시프트는 도 3에 따른 장치에 의해 제공된 예비보상의 정도를 나타낸다.

대략적인 근사에 따르면,는에 따라에 대해 선형적으로 의존하며, 이때 μ는 y의 양의 방향으로 진행하는 제로 교차점의 평균 기울기를 나타내는데, 즉이다. 이때,는의 제 1 도함수이다.

하강하는 데이터 전이(b_k=1, b_k+1=-1)에 대해서는, 제로 교차점의 평균 위상이 변하지 않지만, 이와 같은 경우에 y(t_k)의 양의 값은 제로 교차점이 아직 발생하지 않았다는 것을 의미하는데, 이것은가 양의 값을 갖는다는 것을 의미한다.

이와 같은 신호 반전은 증배 인자(multiplication factor)를 사용하여 허용될 수 있으므로, 다음 식이 성립한다:

이와 같은 수식은 하강 및 상승 전이 모두에 대해 성립한다.

필터 설계에 대해서는, 다음 사항을 명심해야 한다. 상기한 수학식 14에 따른 시프트는 수학식 4에 따른 원하는 예비보상과 동일한 구조를 갖는다. 특히, 상시 수학식 4에 따른 원하는 부분적인 시프트 c1, c2, ...는, j = 1,2, ...에 대해가 되도록 도 3에 도시된 필터(20)를 설계함으로써 명백하게 구현될 수 있다.

더구나, 전술한 내용으로부터 알 수 있는 것과 같이, 샘플값와는 서로 동일해야만 한다. 더욱이, 상기한 설명에서 상승 데이터 전이가 y의 상승 전이를 발생한다고 가정하였기 때문에, 이와 같은 2개의 샘플값은 양의 값을 가져야만 한다. 상기한 유도과정은 2개의 샘플값의 진폭에 대해 어떠한 요구조건도 부과하지 않으므로, 원리상 이와 같은 진폭은 자유롭게 선택될 수 있다. 필터의 추정된 인과관계 때문에, j〈0에 대한 샘플값는 모두 제로값을 갖는다. 따라서, 요약하면, 필터는 다음 식을 만족하도록 설계되어야 한다:

이때, β는 임의의 양의 상수이다. 이와 같은 목적을 달성하기 위해서, 필터의 극과 제로점이 샘플링 위상과 함께 최적화된다. 상기한 필터를 설계하기 위한 프로그램은, 수학식 15의 좌측 항 및 우측 항 사이의 유클리드 거리(Euclidean distance)와 같은 표준에 근거를 둘 수 있다. 필터가 종래의 N차 기록 예비보상 구조에 대한 부가물로서 사용되는 경우에는, 구성요소 i=2...N+1을 상기한 표준의 수학식 15로부터 제외할 수 있다.

전술한 내용으로부터 명백한 것과 같이, 본 발명의 중요한 발명내용은, 종래기술에서와 같이, 제한된 수의 지연값으로부터만 선택이 이루어지는 것과 달리, 출력 신호 dt를 사용하여 시간 시프트의 연속을 구현할 수 있다는 점이다. 상기한 신호 dt는, 아날로그일 수도 있지만, 진폭 이산신호일 수 있으며, 아날로그 신호인 경우에는 사용가능한 시간 시프트의 수가 제한되지 않는다.

Claims (5)

1. 자기 기록매체 상에 기록하려는 복수의 데이터 신호의 기록 예비보상을 하고, 입력 데이터 신호를 수신하는 입력과 기록하려는 출력신호를 공급하는 출력을 구비하되, 이들 출력 데이터 신호 내부의 적어도 복수의 신호 전이점이 입력 데이터 신호 내부의 대응하는 신호 전이점에 대해 지연되는 장치에 있어서, 상기 입력과 출력 사이의 신호 경로는 필터회로와 히스테리시스 회로로 이루어진 직렬 배치를 포함하고, 상기 히스테리시스 회로는 상기 필터회로의 출력 신호를 수신하여, 그것의 출력 신호로서 이진 신호를 출력하도록 구성된 것을 특징으로 하는 장치.
2. 제 1 항에 있어서,

   임의의 위상에 대해, 상기 필터는 다음 식을 만족하는 것을 특징으로 하는 장치:

   이때,

   μ =,

   T = 데이터 신호의 펄스폭,

   h = (c*w)(t), 이때 *는 선형 콘벌루션이고,

   w(t) = 필터의 임펄스 응답,

   c(t) = T∈{0,T}에 대해서는 1이며, 기타의 경우에는 c(t)=0이고,

   h' = dh/dt,

   β = 임의의 양의 상수,

   N = 음이 아닌 정수,

   c₁=데이터 비트 b_k-i의 영향에 대한 예비보상의 정도에 대한 가중 인자이다.
3. 제 1 항 또는 제 2 항에 있어서,

   N차 예비보상 장치가, 상기 장치의 입력과 상기 필터회로의 출력 사이의 신호 경로에 배치된 것을 특징으로 하는 장치.
4. 제 1 항, 제 2 항 또는 제 3 항에 있어서,

   상기 히스테리시스 회로는 슬라이서를 구비한 것을 특징으로 하는 장치.
5. 제 2 항 또는 제 3 항에 있어서,

   상기 필터는 2차 필터인 것을 특징으로 하는 장치.