KR20010009390A - Memory testing apparatus - Google Patents
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Abstract
Description
본 발명은 메모리 테스트 장치에 관한 것으로, 특히 사용자 영역(user area)외에 추가적으로 테스트를 위해 특정 영역에 프로그램을 하여 메모리와 씨피유간의 데이터 패스(path)를 테스트하고, 제품 출하후 최종 사용자가 메모리에 라이트하여 프로텍트(protect)가 걸린 메모리의 라이트 불량을 테스트할 수 있게 하는 메모리 테스트 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a memory test apparatus. In particular, the data path between the memory and the CAPIU is tested by programming a specific area for the test in addition to the user area, and the end user writes to the memory after shipping the product. The present invention relates to a memory test apparatus capable of testing a write failure of a protected memory.
도1은 종래 메모리 테스트 장치의 구성을 보인 회로도로서, 이에 도시된 바와 같이 프로그램을 위한 고전압을 입력받는 고전압 입력단(Vpp)과; 클럭과 사용자 영역의 최종 번지 검출신호를 앤딩하는 앤드게이트(AND1)와; 상기 앤드게이트(AND1)의 출력을 카운트하여 어드레스 신호를 출력하는 어드레스 카운터(1)와; 상기 어드레스 카운터(1)에서 메모리(3)로 출력되는 어드레스를 디코딩하여 사용자 영역의 최종번지를 검출하는 최종번지 검출부(2)와; 여러 영역으로 분리되어 있으면서 실제 데이터를 저장하기 위한 메모리(3)와; 제어신호에 의해 상기 메모리(3)에 데이터를 라이트/리드(write/read) 하기 위한 라이트/리드 제어부(4)와; 상기 라이트/리드 제어부(4)에서 출력되는 신호에 의해 인에이블되어 메모리(3)에 입출력되는 데이터를 제어하는 버퍼부(5)로 구성된 것으로, 이하 상기와 같이 구성된 메모리(EPROM)의 테스트를 위한 동작 및 작용을 첨부된 도2를 참조하여 설명하면 다음과 같다.1 is a circuit diagram showing a configuration of a conventional memory test apparatus, and a high voltage input terminal Vpp for receiving a high voltage for a program as shown therein; An AND gate AND1 for ending the clock and the last address detection signal of the user area; An address counter (1) for counting the output of the AND gate (AND1) to output an address signal; A last address detector (2) for decoding the address output from the address counter (1) to the memory (3) to detect the last address of the user area; A memory 3 for storing actual data while being divided into several areas; A write / read control section (4) for writing / reading data in the memory (3) by a control signal; It is composed of a buffer unit 5 that is enabled by the signal output from the write / read control unit 4 to control the input and output to the memory 3, for the test of the memory (EPROM) configured as described above Operations and actions will be described with reference to the accompanying Figure 2 as follows.
일단, 메모리(3)에 데이터를 라이트/리드 하기 위해서는 고전압 입력단(Vpp)에 도2의 (a)와 같이 소정의 고전압(12.5V∼13.5V)이 인가된 상태에서 (c)와 같이 한 클럭이 입력되면 어드레스 카운터(1)에서 (d)와 같이 한 클럭 주기동안 하나의 어드레스를 출력하게 되고, 이 구간 동안에 라이트/리드 제어부(4)는 (b)와 같이 제어신호가 토글되어 입력될 때 마다 (f),(g)와 같이 라이트와 리드신호를 번갈아 가며 출력하여 사용자 영역(user area)의 최종 번지에 도달할 때 까지 반복하여 테스트를 수행하게 된다.First, in order to write / read data to the memory 3, a clock as shown in (c) while a predetermined high voltage (12.5V to 13.5V) is applied to the high voltage input terminal Vpp as shown in Fig. 2A. When is input, the address counter 1 outputs one address for one clock period as shown in (d). During this period, the write / read control unit 4 toggles the control signal as shown in (b). Each time, as shown in (f) and (g), the light and lead signals are alternately outputted, and the test is repeatedly performed until the final address of the user area is reached.
이때 최종번지 검출부(2)는 상기 어드레스를 입력받아 디코딩하여 사용자 영역에 대한 최종 번지의 어드레스 신호이면 (e)와 같이 '로우'레벨의 검출신호를 출력하여 앤드 게이트(AND1)에 입력시킴으로써 더 이상 어드레스 카운터(1)가 증가되지 않도록 하여 테스트를 완료하게 된다.At this time, the last address detector 2 receives the input and decodes the address and outputs a 'low' level detection signal to the AND gate AND1 as shown in (e) if it is an address signal of the last address for the user area. The test is completed by preventing the address counter 1 from increasing.
그러나, 상기 종래의 기술에 있어서는 디코더에 의해 사용자 영역의 최종 번지를 검출하면 더 이상 어드레스가 증가되지 않기 때문에 사용자 영역 이외의 다른 영역에 대한 라이트(write)와 리드(read)의 데이터 패스(path) 및 제어 패스에 대해서는 테스트하지 못하는 문제점이 있었다.However, in the conventional technique, since the address is no longer increased when the decoder detects the final address of the user area, the data path of writes and reads to other areas other than the user area. And there was a problem that can not test for the control pass.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 사용자 영역 이후의 영역을 테스트할 경우는 어드레스가 계속해서 카운트될 수 있도록 하여 테스트 범위를 넓힘으로써, 메모리 불량으로 인한 클레임(claim) 발생율을 감소시킬 수 있는 메모리 테스트 장치를 제공함에 그 목적이 있다.Therefore, the present invention was created to solve the above-mentioned conventional problems, and when testing the area after the user area, the address can be continuously counted to widen the test range, thereby making the claim due to the memory defect ( It is an object of the present invention to provide a memory test apparatus that can reduce the incidence rate.
도 1은 종래 메모리 테스트 장치의 구성을 보인 회로도.1 is a circuit diagram showing the configuration of a conventional memory test apparatus.
도 2는 도1의 각 구성부에서 출력되는 파형의 예시도.FIG. 2 is an exemplary diagram of waveforms output from each component of FIG. 1. FIG.
도 3은 본 발명에 의한 메모리 테스트 장치의 구성을 보인 회로도.3 is a circuit diagram showing a configuration of a memory test apparatus according to the present invention.
도 4는 도3의 각 구성부에서 출력되는 파형의 예시도.4 is an exemplary diagram of waveforms output from each component of FIG. 3.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
10 : 확장 테스트 모드 검출부 10a : 카운터부10: extended test mode detection unit 10a: counter unit
10b : 디코더부 10c : 고전압 검출부10b: decoder 10c: high voltage detector
10d : 상승 에지 검출부 RS1 : 알에스 래치10d: rising edge detection unit RS1: RS latch
OR1 : 오아 게이트 AND1∼AND3 : 앤드 게이트OR1: OR gate AND1-AND3: AND gate
이와 같은 목적을 달성하기 위한 본 발명은 메모리의 사용자 영역을 테스트할 수 있는 메모리 장치에 있어서, 사용자 영역 이외의 영역을 테스트하기 위한 모드를 검출하는 확장 테스트 모드 검출부와; 상기 확장 테스트 모드 검출부의 출력이 '하이'레벨일 경우 어드레스 카운터부에 클럭이 계속 인가될 수 있도록 논리 게이트를 조합하여 사용자 영역 이상의 어드레스를 카운트하도록 구성한 것을 특징으로 한다.According to an aspect of the present invention, there is provided a memory device capable of testing a user area of a memory, comprising: an extended test mode detector detecting a mode for testing a region other than the user area; When the output of the extended test mode detector is at the 'high' level, the logic gate may be combined to count an address greater than or equal to a user area so that a clock may be continuously applied to the address counter.
이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, an embodiment according to the present invention will be described in detail with reference to the accompanying drawings.
도3은 본 발명에 의한 메모리 테스트 장치의 구성을 보인 회로도로서, 이에 도시한 바와 같이 메모리의 사용자 영역을 테스트할 수 있는 메모리 장치에 있어서, 사용자 영역 이외의 영역을 테스트하기 위한 모드를 검출하는 확장 테스트 모드 검출부(10)와; 상기 확장 테스트 모드 검출부(10)의 출력과 최종번지 검출부(2)의 출력을 오아링하는 오아 게이트(OR1)와; 상기 오아 게이트(OR1)의 출력과 클럭(clk)을 앤딩하는 앤드게이트(AND1)와; 상기 앤드게이트(AND1)의 출력을 카운트하여 어드레스를 출력하는 어드레스 카운터부(1)를 포함하여 구성된다.FIG. 3 is a circuit diagram showing a configuration of a memory test apparatus according to the present invention. In the memory device capable of testing a user area of a memory as shown in the drawing, an extension for detecting a mode for testing a region other than the user area A test mode detector 10; An OR gate (OR1) for ringing the output of the extended test mode detector (10) and the output of the last address detector (2); An AND gate AND1 for ending the output of the OR gate OR1 and a clock clk; And an address counter 1 for counting the output of the AND gate AND1 to output an address.
이때, 상기 확장 테스트 모드 검출부(10)는 앤드게이트(AND2)에 의해 고전압과 클럭을 앤딩하여 리셋시키고, 상기 고전압을 클럭단으로 입력받아 카운트하는 카운터부(10a)와; 상기 카운터부(10a)에서 소정수 이상 카운트되는지 여부를 검출하기 위한 디코더부(10b)와; 제어신호 단자로 고전압이 인가되는지를 검출하는 고전압 검출부(10c)와; 상기 제어신호 단자로 인가되는 고전압의 상승 에지(edge)를 검출하는 상승 에지 검출부(10d)와; 상기 상승 에지 검출부(10d)에서 출력되는 에지 검출신호를 반전하여 출력시키는 알에스 래치(RS1) 및 인버터(INV1)와; 상기 인버터(INV1)와 디코더부(10b)의 출력을 앤딩하는 앤드게이트(AND3)로 구성된다.In this case, the extended test mode detector 10 may include: a counter unit 10a for resetting a high voltage and a clock by an AND gate AND2, and counting the high voltage as a clock terminal; A decoder unit (10b) for detecting whether a predetermined number or more is counted in the counter unit (10a); A high voltage detector 10c for detecting whether a high voltage is applied to the control signal terminal; A rising edge detector (10d) for detecting a rising edge of a high voltage applied to the control signal terminal; An RS latch RS1 and an inverter INV1 for inverting and outputting an edge detection signal output from the rising edge detector 10d; And an AND gate AND3 for ending the output of the inverter INV1 and the decoder 10b.
이하, 상기와 같이 구성한 본 발명에 따른 일실시예를 첨부한 도4를 참조하여 설명하면 다음과 같다.Hereinafter, with reference to Figure 4 attached to an embodiment according to the present invention configured as described above are as follows.
다음, 카운터는 고전압 입력단(Vpp)과 클럭(clk)이 "로우"일 때 리셋이 액티브되어 클리어된다. 그리고, (f)와 같이 클럭(clk)이 "하이"로 유지되면서 고전압이 카운터의 클럭 소스로써 입력되면 카운터는 클럭을 카운트 하고 특정 계수값을 디코딩하여 (h)와 같이 '하이'레벨의 신호를 출력한다.Next, the counter is cleared with the reset activated when the high voltage input terminal Vpp and the clock clk are " low ". When the clock clk is kept high as shown in (f) and a high voltage is input as the clock source of the counter, the counter counts the clock and decodes a specific count value so that the signal at the 'high' level is shown in (h). Outputs
또한, 제어신호 입력단(Control pin)을 통해 입력된 제어신호는 종래와 마찬가지로 라이트/리드 제어부(4)에 입력되어 (i),(j)와 같이 라이트/리드 신호(Write-en, Read-en)를 만듬과 동시에, 고전압 검출부(10c) 및 상승 에지 검출부(10d)를 통해 (d)와 같이 고전압이 검출되면 래치부(RS1)를 거쳐 (e)와 같이 '하이'레벨을 계속 출력하게 되며 앤드 게이트(AND3)를 통해 조합된 '하이'레벨이 다시 오아 게이트(OR1)를 거쳐 앤드 게이트(AND1)에 입력됨으로써 어드레스 카운터에 클럭을 계속 인가하여 (g)와 같이 어드레스를 증가시키게 된다.In addition, the control signal input through the control signal input terminal (Control pin) is input to the write / read control unit 4 as in the prior art, the write / read signal (Write-en, Read-en) as shown in (i), (j) ) And at the same time, when a high voltage is detected through the high voltage detector 10c and the rising edge detector 10d as shown in (d), the high voltage level is continuously output as shown in (e) through the latch unit RS1. The 'high' level combined through the AND gate AND3 is input to the AND gate AND1 again through the OR gate OR1, thereby continuously applying a clock to the address counter to increase the address as shown in (g).
이상에서 설명한 바와 같이 본 발명 메모리 테스트 장치는 종래 메모리 테스트 장치에 사용된 여러 가지 입력단을 그대로 사용하면서 간단한 내부 회로에 의해 확장 메모리 영역 테스트 모드를 검출하고, 고전압과 제어신호로 인가되는 전압의 조절에 의해 사용자 영역 이상의 메모리의 모든 영역을 테스트할 수 있도록 어드레스를 카운트시킴으로써, 메모리 테스트 장치의 외부 인터페이스 규격은 변화 시키지 않으면서 확장 메모리 영역을 테스트할 수 있는 효과가 있다.As described above, the memory test apparatus of the present invention detects the extended memory region test mode by a simple internal circuit while using various input stages used in the conventional memory test apparatus, and controls the high voltage and the voltage applied to the control signal. By counting the addresses so that all areas of the memory beyond the user area can be tested, the extended memory area can be tested without changing the external interface specification of the memory test apparatus.
Claims (2)
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KR1019990027741A KR100319632B1 (en) | 1999-07-09 | 1999-07-09 | Memory testing apparatus |
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KR1019990027741A KR100319632B1 (en) | 1999-07-09 | 1999-07-09 | Memory testing apparatus |
Publications (2)
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Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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KR1019990027741A KR100319632B1 (en) | 1999-07-09 | 1999-07-09 | Memory testing apparatus |
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KR (1) | KR100319632B1 (en) |
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1999
- 1999-07-09 KR KR1019990027741A patent/KR100319632B1/en not_active IP Right Cessation
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