KR20010004960A - A method for forming storage node in semiconductor device using selective hemi-spherical silicon grain - Google Patents
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Abstract
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조시 반구형 실리콘 그레인(hemi-spherical silicon grain, HSG)을 사용한 전하저장 전극 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a method of forming a charge storage electrode using hemi-spherical silicon grain (HSG) in semiconductor device manufacturing.
일반적으로, DRAM을 비롯한 반도체 소자의 집적도가 높아짐에 따라 단위 셀의 면적은 축소되고 있음에도 불구하고, 반도체 소자의 동작 특성을 확보하기 위해서는 일정량 이상의 캐패시턴스를 유지해야 하는 과제를 안고 있다.In general, although the area of a unit cell decreases as the degree of integration of semiconductor devices including DRAM increases, there is a problem of maintaining a predetermined amount or more of capacitance in order to secure operating characteristics of the semiconductor device.
이와 같은 과제를 해결하고자 다양한 3차원 구조의 전하저장 전극이 제시되어 전하저장 전극의 표면적을 확보하고자 하였으나, 전하저장 전극 형성을 위한 공정의 난이도가 높고, 공정 완료후 큰 단차를 유발하여 후속 공정을 어렵게 만드는 문제점이 있었다.In order to solve these problems, various three-dimensional charge storage electrodes have been proposed to secure the surface area of the charge storage electrodes, but the difficulty of forming the charge storage electrodes is high, and after the completion of the process, a large step is caused to cause a subsequent process. There was a problem that made it difficult.
그리고, 다른 해결 방안으로서 Ta2O5, (Ba1-xSrx)TiO3(BST) 등의 고유전 물질을 사용하여 캐패시턴스를 확보하고자 하였으나, 실제 소자에 적용하기에는 아직 해결해야 할 공정 상의 미비점이 있어 양산이 어려운 문제점이 있었다.In addition, as another solution, a high dielectric material such as Ta 2 O 5 , (Ba 1-x Sr x ) TiO 3 (BST) was used to secure the capacitance, but it is still inadequate in the process to be applied to the actual device. There was a problem with mass production.
근래에는 반구형 실리콘 그레인 박막을 전하저장 전극에 적용한 기술이 제시되고 있다. 이 기술은 미세 구조 특성을 이용하여 박막의 표면을 요철화시킴으로서 박막의 표면적을 크게 증가시킬 수 있어 256M DRAM급 이상의 고집적 반도체 소자에 적용할 수 있다. 특히, 전하저장 전극 형성 영역에서만 HSG가 성장되는 선택적 HSG 공정이 각광 받고 있다.Recently, a technique of applying a hemispherical silicon grain thin film to a charge storage electrode has been proposed. This technology can increase the surface area of the thin film by roughening the surface of the thin film by using the microstructure characteristics, which can be applied to the high-density semiconductor device of 256M DRAM or higher. In particular, the selective HSG process in which the HSG is grown only in the charge storage electrode forming region is in the spotlight.
첨부된 도면 도 1a 내지 도 1d는 종래기술에 따른 실린더 구조의 선택적 HSG 전하저장 전극 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.1A to 1D illustrate a process of forming a selective HSG charge storage electrode of a cylinder structure according to the prior art, which will be described below with reference to the drawing.
우선, 도 1a에 도시된 바와 같이 통상의 트랜지스터(도시되지 않음) 형성 공정을 마친 실리콘 기판(10)상에 평탄화된 층간절연막(11)을 형성하고 콘택홀을 형성한 다음, 콘택 플러그(12)를 형성한다. 이어서, 전체구조 상부에 제1 희생산화막(13)을 형성하고, 전하저장 전극이 형성될 영역의 제1 희생산화막(13)을 선택적으로 제거한 다음, 전체구조 표면을 따라 비정질실리콘막(14)을 증착하고, 전체구조 상부에 제2 희생산화막(15)을 증착한다.First, as shown in FIG. 1A, a planarized interlayer insulating film 11 is formed and a contact hole is formed on a silicon substrate 10 that has undergone a conventional transistor (not shown) forming process. Then, the contact plug 12 is formed. To form. Subsequently, the first sacrificial oxide film 13 is formed on the entire structure, the first sacrificial oxide film 13 in the region where the charge storage electrode is to be formed is selectively removed, and then the amorphous silicon film 14 is removed along the entire structure surface. The second sacrificial oxide film 15 is deposited on the entire structure.
다음으로, 도 1b에 도시된 바와 같이 CF계 가스를 사용한 플라즈마 식각을 실시하여 제2 희생산화막(15)을 에치백하고, Cl계 가스를 사용한 플라즈마 식각을 통해 제1 희생산화막(13) 상의 비정질실리콘막(14)을 제거한다.Next, as illustrated in FIG. 1B, plasma etching using a CF-based gas is performed to etch back the second sacrificial oxide layer 15, and an amorphous phase on the first sacrificial oxide layer 13 is formed by plasma etching using Cl-based gas. The silicon film 14 is removed.
계속하여, 도 1c에 도시된 바와 같이 제1 희생산화막(13) 및 제2 희생산화막(15)를 습식 제거하여 전하저장 전극 패턴을 형성하고, 노출된 비정질실리콘막(14)에 HSG(16)를 증착 및 성장시킨다.Subsequently, as shown in FIG. 1C, the first sacrificial oxide film 13 and the second sacrificial oxide film 15 are wet removed to form a charge storage electrode pattern, and the HSG 16 is exposed to the exposed amorphous silicon film 14. Is deposited and grown.
이어서, 도 1d에 도시된 바와 같이 습식 세정을 실시하고, 유전체막(도시되지 않음) 및 플레이트 전극 형성 공정을 진행한다.Subsequently, wet cleaning is performed as shown in FIG. 1D, and a dielectric film (not shown) and plate electrode forming process are performed.
이때, 습식 세정시 비정질실리콘막(14)의 실린더 구조의 상부(A)의 HSG(16)가 떨어져 나와 전하저장 전극 사이(B)에 위치하게 됨으로써 전하저장 전극 간의 브릿지(bridge)를 유발할 우려가 있으며, 후속 공정시 파티클(particle)로 작용하게 되는 문제점이 있었다.At this time, when wet cleaning, the HSG 16 in the upper portion A of the cylinder structure of the amorphous silicon film 14 is separated and positioned between the charge storage electrodes B, thereby causing a bridge between the charge storage electrodes. And, there was a problem that acts as a particle (particle) in the subsequent process.
본 발명은 실린더 구조의 상부에서 떨어져 나간 HSG에 의한 전하저장 전극 간의 브릿지 및 파티클 증가를 방지할 수 있는 반도체 소자의 전하저장 전극 형성방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method for forming a charge storage electrode of a semiconductor device capable of preventing an increase in bridges and particles between charge storage electrodes due to HSG separated from an upper portion of a cylinder structure.
도 1a 내지 도 1d는 종래기술에 따른 실린더 구조의 선택적 HSG 전하저장 전극 형성 공정도.1A to 1D are process diagrams for forming a selective HSG charge storage electrode of a cylinder structure according to the prior art.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 실린더 구조의 선택적 HSG 전하저장 전극 형성 공정도.2A to 2C are diagrams illustrating a process of forming a selective HSG charge storage electrode of a cylinder structure according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
20 : 실리콘 기판 21 : 층간절연막20 silicon substrate 21 interlayer insulating film
22 : 콘택 플러그 23 : 제1 PSG막22 contact plug 23 first PSG film
24 : 비정질실리콘막 25 : 제2 PSG막24 amorphous silicon film 25 second PSG film
26 : HSG C : 실린더 구조의 상부26: HSG C: upper part of the cylinder structure
상기의 기술적 과제를 달성하기 위한 본 발명의 특징적인 반도체 소자의 전하저장 전극 형성방법은, 소정의 층간절연막을 관통하여 상기 반도체 기판을 노출시키는 콘택홀을 형성하는 제1 단계; 상기 콘택홀에 콘택 플러그를 매립하는 제2 단계; 상기 제2 단계를 마친 전체구조 상부에 제1 희생막을 형성하는 제3 단계; 전하저장 전극이 형성될 영역의 상기 제1 희생막을 선택 식각하는 제4 단계; 상기 제4 단계를 마친 전체구조 표면을 따라 비정질실리콘막을 형성하는 제5 단계; 상기 비정질실리콘막 상에 제2 희생막을 형성하는 제6 단계; 상기 제2 희생막을 리세스시켜 상기 비정질실리콘막을 노출시키는 제7 단계; 노출된 상기 비정질실리콘막을 리세스시켜 상기 제1 희생막을 노출시키는 제8 단계; 노출된 상기 비정질실리콘막에 탄소를 포함하는 가스를 사용하여 플라즈마 처리를 실시하는 제9 단계; 상기 제1 및 제2 희생막을 제거하는 제10 단계; 및 노출된 상기 비정질실리콘막 표면에 선택적 반구형 실리콘 그레인을 형성하는 제11 단계를 포함하여 이루어진다.According to another aspect of the present invention, there is provided a method of forming a charge storage electrode of a semiconductor device, the method including: forming a contact hole through a predetermined interlayer insulating film to expose the semiconductor substrate; A second step of embedding a contact plug in the contact hole; A third step of forming a first sacrificial layer on the entire structure after the second step; A fourth step of selectively etching the first sacrificial layer in the region where the charge storage electrode is to be formed; A fifth step of forming an amorphous silicon film along the entire structure surface of the fourth step; A sixth step of forming a second sacrificial film on the amorphous silicon film; Recessing the second sacrificial layer to expose the amorphous silicon layer; An eighth step of recessing the exposed amorphous silicon film to expose the first sacrificial film; A ninth step of performing a plasma treatment using a gas containing carbon on the exposed amorphous silicon film; A tenth step of removing the first and second sacrificial layers; And an eleventh step of forming a selective hemispherical silicon grain on the exposed surface of the amorphous silicon film.
또한 본 발명은, 소정의 층간절연막을 관통하여 상기 반도체 기판을 노출시키는 콘택홀을 형성하는 제1 단계; 상기 콘택홀에 콘택 플러그를 매립하는 제2 단계; 상기 제2 단계를 마친 전체구조 상부에 제1 희생막을 형성하는 제3 단계; 전하저장 전극이 형성될 영역의 상기 제1 희생막을 선택 식각하는 제4 단계; 상기 제4 단계를 마친 전체구조 표면을 따라 비정질실리콘막을 형성하는 제5 단계; 상기 비정질실리콘막 상에 제2 희생막을 형성하는 제6 단계; 상기 제2 희생막을 리세스시켜 상기 비정질실리콘막을 노출시키는 제7 단계; 탄소를 포함하는 가스를 사용하여 노출된 상기 비정질실리콘막을 에치백하여 상기 제1 희생막을 노출시키는 제8 단계; 상기 제1 및 제2 희생막을 제거하는 제9 단계; 및 노출된 상기 비정질실리콘막 표면에 선택적 반구형 실리콘 그레인을 형성하는 제10 단계를 포함하여 이루어진다.In addition, the present invention is a first step of forming a contact hole through the predetermined interlayer insulating film to expose the semiconductor substrate; A second step of embedding a contact plug in the contact hole; A third step of forming a first sacrificial layer on the entire structure after the second step; A fourth step of selectively etching the first sacrificial layer in the region where the charge storage electrode is to be formed; A fifth step of forming an amorphous silicon film along the entire structure surface of the fourth step; A sixth step of forming a second sacrificial film on the amorphous silicon film; Recessing the second sacrificial layer to expose the amorphous silicon layer; An eighth step of etching back the exposed amorphous silicon film using a gas containing carbon to expose the first sacrificial film; A ninth step of removing the first and second sacrificial layers; And a tenth step of forming a selective hemispherical silicon grain on the exposed surface of the amorphous silicon film.
즉, 본 발명은 비정질실리콘막을 식각하여 전하저장 전극 패턴을 형성할 때 탄소를 포함하는 가스(예컨대, CF계 가스)를 사용(에치백시 또는 에치백 후 플라즈마 처리)하는 기술로서, 전하저장 전극의 실리더 구조 상부의 상부에 HSG가 형성되지 않도록 하여 후속 공정시 그 부분의 HSG가 떨어져 나갈 우려가 없도록 한다.That is, the present invention is a technique of using a gas containing carbon (for example, CF-based gas) when etching the amorphous silicon film to form a charge storage electrode pattern (e.g. during etchback or post-etchback plasma treatment), the charge storage electrode The HSG is not formed on the upper part of the cylinder structure so that there is no fear of the HSG falling off in the subsequent process.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
첨부된 도면 도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 실린더 구조의 선택적 HSG 전하저장 전극 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.2A to 2C illustrate a process of forming a selective HSG charge storage electrode having a cylinder structure according to an embodiment of the present invention, which will be described below with reference to the drawings.
우선, 도 2a에 도시된 바와 같이 통상의 트랜지스터(도시되지 않음) 형성 공정을 마친 실리콘 기판(20)상에 평탄화된 층간절연막(21)을 형성하고 콘택홀을 형성한 다음, 콘택 플러그(22)를 형성한다. 이어서, 전체구조 상부에 희생막인 제1 PSG(phosphosilicate glass)막(23)을 형성하고, 전하저장 전극이 형성될 영역의 제1 PSG막(23)을 선택적으로 제거한 다음, 전체구조 표면을 따라 비정질실리콘막(24)을 증착하고, 전체구조 상부에 제2 PSG막(25)을 증착한다.First, as shown in FIG. 2A, a planarized interlayer insulating film 21 is formed and a contact hole is formed on the silicon substrate 20 after the normal transistor (not shown) forming process is completed. Then, the contact plug 22 is formed. To form. Subsequently, a first PSG (phosphosilicate glass) film 23 as a sacrificial film is formed on the entire structure, and the first PSG film 23 in the region where the charge storage electrode is to be formed is selectively removed. An amorphous silicon film 24 is deposited, and a second PSG film 25 is deposited over the entire structure.
다음으로, 도 2b에 도시된 바와 같이 CF계 가스를 사용한 플라즈마 식각을 실시하여 제2 PSG막(25)을 에치백하고, Cl계 가스를 사용한 플라즈마 식각을 통해 제1 PSG막(23) 상의 비정질실리콘막(24)을 제거한다.Next, as shown in FIG. 2B, plasma etching using a CF-based gas is performed to etch back the second PSG film 25, and an amorphous phase on the first PSG film 23 through plasma etching using a Cl-based gas. The silicon film 24 is removed.
계속하여, 전체구조 표면에 CF계 플라즈마 처리를 실시한 다음, 도 2c에 도시된 바와 같이 제1 PSG막(23) 및 제2 PSG막(25)을 습식 제거하여 전하저장 전극 패턴을 형성하고, 노출된 비정질실리콘막(24)에 HSG(26)를 증착 및 성장시킨다. 이때, 비정질실리콘막(24)의 실린더 구조의 상부(C)에서는 HSG(26)가 성장되지 않는다.Subsequently, after performing CF plasma treatment on the entire structure surface, as shown in FIG. 2C, the first PSG film 23 and the second PSG film 25 are wet-removed to form a charge storage electrode pattern, and exposed. The HSG 26 is deposited and grown on the amorphous silicon film 24. At this time, the HSG 26 is not grown in the upper portion C of the cylinder structure of the amorphous silicon film 24.
이후, 통상의 세정 공정을 수행하고, 유전체막(도시되지 않음) 및 플레이트 전극(도시되지 않음) 형성 공정을 진행하여 캐패시터 제조를 완료한다.Thereafter, a normal cleaning process is performed, and a process of forming a dielectric film (not shown) and a plate electrode (not shown) are performed to complete capacitor manufacturing.
첨부된 도면 도 3은 본 발명의 일 실시예에 따라 형성된 실린더 구조의 반구형 실리콘 그레인 전하저장 전극의 주사전자현미경(scanning electron microscope, SEM) 사진을 도시한 것으로, 실린더 구조의 측벽 부분에는 HSG가 잘 성장된 상태를 보이고 있으나, 실린더 구조의 상부에는 HSG가 거의 성장되지 않음을 확인할 수 있다.FIG. 3 illustrates a scanning electron microscope (SEM) photograph of a hemispherical silicon grain charge storage electrode having a cylindrical structure formed according to an embodiment of the present invention. Although showing a grown state, it can be seen that the HSG is hardly grown on the upper portion of the cylinder structure.
이처럼 본 발명은 실린더 구조의 상부에만 CF계 플라즈마 처리를 수행함으로써 CF계 플라즈마에 노출된 부분에서 HSG가 성장되지 않도록 한다. HSG는 Si 원자가 Si-Si 결합을 끊고 움직이면서 반구형으로 재배열함으로서 그 성장이 이루어지는데, 탄소 성분이 층간절연막 표면에 주입되면 결합력이 매우 강한 Si-C 결합을 유발하여 HSG의 형성을 억제하게 되는 것이다.As such, the present invention prevents the HSG from growing in the portion exposed to the CF plasma by performing the CF plasma treatment only on the upper portion of the cylinder structure. HSG grows by rearranging Si atoms in a hemispherical shape as they break and move Si-Si bonds. When carbon is injected into the interlayer insulating film surface, HSG causes Si-C bonds with a very strong bonding force to suppress HSG formation. .
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
예컨대, 전술한 실시예에서는 제2 PSG막과 비정질실리콘막의 리세싱(recessing)을 위하여 에치백 공정을 실시하는 경우를 일례로 들어 설명하였으나, 에치백 공정을 화학·기계적 연마(CMP) 공정으로 대체하여 실시하는 경우에도 본 발명을 적용할 수 있으며, 전술한 실시예에서 사용된 제2 PSG막과 비정질실리콘막의 식각 가스는 필요에 따라 다른 식각제로 대체하여 사용할 수 있다.For example, in the above-described embodiment, the case where the etchback process is performed for recessing the second PSG film and the amorphous silicon film is described as an example. However, the etchback process is replaced with a chemical mechanical polishing (CMP) process. The present invention may also be applied to the present invention, and the etching gas of the second PSG film and the amorphous silicon film used in the above-described embodiments may be replaced with other etching agents as necessary.
또한, 전술한 실시예에서는 비정질실리콘막의 에치백 후 CF 가스를 사용하여 플라즈마 처리하는 경우를 일례로 들어 설명하였으나, 본 발명은 비정징실리콘막의 에치백시 CF 가스와 같이 탄소를 포함하는 가스를 사용하는 경우에도 적용될 수 있다.In addition, in the above-described embodiment, the plasma treatment using CF gas after etching back of the amorphous silicon film has been described as an example. However, the present invention uses a gas containing carbon, such as CF gas when etching back of the amorphous silicon film. This may also apply.
전술한 본 발명은 전하저장 전극의 실린더 구조 상부에 HSG의 성장을 억제하여 후속 공정시 실린더 구조 상부의 HSG가 떨어져 나감으로 인하여 발생하는 전하저장 전극 간의 단락을 방지하고, HSG에 의한 파티클 발생을 억제하는 효과가 있으며, 이로 인하여 반도체 소자의 전기적 특성 및 수율을 향상시키는 효과를 기대할 수 있다.The present invention described above suppresses the growth of HSG on the cylinder structure of the charge storage electrode to prevent short circuits between the charge storage electrodes caused by the falling off of the HSG on the cylinder structure in a subsequent process, and suppresses particle generation by HSG. There is an effect, and thus it can be expected to improve the electrical properties and yield of the semiconductor device.
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100507366B1 (en) * | 2003-01-10 | 2005-08-05 | 주식회사 하이닉스반도체 | A method for forming a capacitor of a semiconductor device |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06151749A (en) * | 1992-11-04 | 1994-05-31 | Mitsubishi Electric Corp | Semiconductor device and manufacture thereof |
KR960026803A (en) * | 1994-12-08 | 1996-07-22 | 김광호 | Cylindrical Capacitor Manufacturing Method |
KR100265847B1 (en) * | 1997-06-26 | 2000-10-02 | 김영환 | Method for forming charge storage electrode of semiconductor device |
KR20000002486A (en) * | 1998-06-20 | 2000-01-15 | 윤종용 | Capacitor production method for semiconductor memory device |
KR100295689B1 (en) * | 1999-06-02 | 2001-07-12 | 김영환 | Fabricating method of capacitor |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100507366B1 (en) * | 2003-01-10 | 2005-08-05 | 주식회사 하이닉스반도체 | A method for forming a capacitor of a semiconductor device |
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