KR20010004958A - A data strobe buffer in synchronous DRAM - Google Patents

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Abstract

PURPOSE: A data strobe buffer of a synchronous DRAM is provided to prevent the mis-operation of a chip due to the damping of a data strobe signal(DS). CONSTITUTION: A synchronous DRAM uses a data strobe signal(DS). A dynamic buffer, which makes a pulse by receiving a falling edge of the data strobe signal, does not operates at a small fluctuation of the DS signal, by lowering a comparison voltage(vref) used in the dynamic buffer rather than in a high impedance state(HI-Z). The data strobe buffer of the synchronous DRAM comprises: the first dynamic buffer generating the first pulse by receiving a rising edge of the data strobe signal; the second dynamic buffer generating the second pulse by receiving the falling edge of the data strobe signal; and a voltage generation circuit to generate the comparison voltage dropped rather than the high impedance of the data strobe signal. The second dynamic buffer does not operate at a fluctuation occurred after the last falling edge of the data strobe signal, with the data strobe signal and an output signal of the voltage generation circuit as inputs of the second dynamic buffer.

Description

동기식 디램의 데이터 스트로브 버퍼{A data strobe buffer in synchronous DRAM}A data strobe buffer in synchronous DRAM

본 발명은 반도체 메모리 기술에 관한 것으로, 특히 데이터 스트로브 신호(data strobe signal)를 사용하는 동기식 디램(synchronous dynamic random access memory)에 관한 것이며, 더 자세히는 동기식 디램의 데이터 스트로브 버퍼에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor memory technology, and more particularly, to synchronous dynamic random access memory using a data strobe signal, and more particularly, to a data strobe buffer of a synchronous DRAM.

근래 디램 개발 분야의 가장 두드러진 이슈(issue)는 SDRAM, DDR SDRAM(double data rate SDRAM), 램버스 디램(RAMBUS DRAM)과 같은 동기식 DRAM이라 할 수 있다. 동기식 디램은 일반 디램에 비해 고속 동작이 가능하여 향후의 메모리 시장을 주도할 것으로 기대된다.Recently, the most prominent issues in DRAM development are synchronous DRAMs such as SDRAM, double data rate SDRAM (DDR SDRAM), and RAMBUS DRAM. Synchronous DRAM is expected to lead the future memory market because it can operate at a higher speed than general DRAM.

DDR SDRAM에서 데이터 스트로브(이하, DS라 칭함) 신호는 sstl-2 인터페이스(interface)를 사용하기 때문에, 비활성 상태 즉, 신호가 발생하지 않을 때 하이 임피던스(Hi-Z) 상태를 나타낸다. 이에 따라 DS 신호가 칩에 인가되고 나서 다시 Hi-Z 상태로 되돌아 갈 때, 신호의 동요(fluctuation)가 빈번하게 발생한다.In the DDR SDRAM, the data strobe (hereinafter referred to as DS) signal uses the sstl-2 interface and thus exhibits an inactive state, that is, a high impedance (Hi-Z) state when no signal is generated. Accordingly, when the DS signal is applied to the chip and then returns to the Hi-Z state, fluctuation of the signal frequently occurs.

DS 버퍼는 통상 2개의 다이나믹 버퍼(danamic buffer)로 구성되는데, 그 중 하나는 DS 신호의 라이징 에지(rising edge)를 받아서 펄스로 만들기 위한 것이고, 다른 하나는 DS 신호의 폴링 에지(falling edge)를 받아서 펄스로 만들기 위한 것이다.The DS buffer is typically composed of two dynamic buffers, one of which is to take the rising edge of the DS signal and pulse it, and the other is to set the falling edge of the DS signal. It is to take a pulse.

이러한 종래의 DS 버퍼는 쓰기 동작시 2개의 다이나믹 버퍼가 항상 동작하기 때문에 DS 신호의 작은 동요에도 불필요한 출력이 발생하는 문제점이 있었다. 이는 DS 신호의 초기 상태가 Hi-Z 상태이기 때문에 다이나믹 버퍼의 비교전위에 대해 Hi-Z 상태가 조금이라도 동요가 발생하면 DS 버퍼가 동작을 하기 때문이다. 이렇게 발생되는 DS 버퍼의 불필요한 동작은 칩의 속도가 빨라지거나, 동작 조건이 타이트(tight)해지면 칩의 오동작을 발생시키는 요인이 되며, 2개의 다이나믹 버퍼의 출력 중 DS 신호의 라이징 에지를 받아서 만든 펄스는 칩의 동작에 거의 영향을 주지 않으며, DS 신호의 폴링 에지를 받아서 만든 펄스가 칩의 오동작을 일으키는 주요한 원인이 된다.The conventional DS buffer has a problem in that unnecessary output occurs even with a small fluctuation of the DS signal because two dynamic buffers always operate during a write operation. This is because the initial state of the DS signal is the Hi-Z state, and the DS buffer operates when there is even a slight fluctuation in the Hi-Z state relative to the dynamic potential of the dynamic buffer. The unnecessary operation of the DS buffer generated in this way causes the chip to malfunction when the speed of the chip increases or the operating conditions become tight, and the pulse generated by receiving the rising edge of the DS signal among the outputs of the two dynamic buffers. Has little effect on the chip's operation, and the pulse generated by the falling edge of the DS signal is a major cause of chip malfunction.

이러한 문제점은 DDR SDRAM 뿐만 아니라, 데이터 스트로브 신호를 사용하는 모든 종류의 동기식 디램에서 나타날 수 있다.This problem can occur not only in DDR SDRAM, but also in all kinds of synchronous DRAMs that use data strobe signals.

따라서, 본 발명은 데이터 스트로브(DS) 신호의 동요에 의한 칩의 오동작을 방지할 수 있는 동기식 디램의 데이터 스트로브 버퍼를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a data strobe buffer of a synchronous DRAM capable of preventing chip malfunction due to fluctuation of a data strobe (DS) signal.

도 1은 본 발명의 일 실시예에 따른 데이터 스트로브(DS) 버퍼의 회로도.1 is a circuit diagram of a data strobe (DS) buffer in accordance with an embodiment of the present invention.

도 2는 본 발명의 일 실시예에 적용된 공지의 다이나믹 버퍼의 상세 회로도.Figure 2 is a detailed circuit diagram of a known dynamic buffer applied to one embodiment of the present invention.

도 3은 본 발명의 일 실시예에 따른 데이터 스트로브 버퍼의 타이밍도.3 is a timing diagram of a data strobe buffer in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

ds : 데이터 스트로브 신호ds: data strobe signal

vref : 비교전압vref: comparison voltage

vref_f : 전압강하된 비교전압vref_f: Dropped comparison voltage

en : 버퍼 인에이블 신호en: buffer enable signal

본 발명은 데이터 스트로브(DS) 신호의 폴링 에지를 받아서 펄스로 만드는 다이나믹 버퍼에 사용되는 비교전압을 하이 임피던스(Hi-Z) 상태보다 소정 전압만큼 낮춰 줌으로써 DS 신호의 작은 동요에는 이 다이나믹 버퍼가 동작을 하지 않도록 하는 기술이다.The present invention lowers the comparison voltage used for the dynamic buffer that takes the falling edge of the data strobe (DS) signal into a pulse by a predetermined voltage rather than the high impedance (Hi-Z) state, so that the dynamic buffer operates in the small fluctuation of the DS signal. This is a technique to avoid.

상기의 기술적 과제를 달성하기 위한 본 발명은, 데이터 스트로브 신호의 라이징 에지를 받아 제1 펄스를 생성하는 제1 다이나믹 버퍼와 상기 데이터 스트로브 신호의 폴링 에지를 받아 제2 펄스를 생성하는 제2 다이나믹 버퍼를 구비한 동기식 디램의 데이터 스트로브 버퍼에 있어서, 상기 데이터 스트로브 신호의 하이 임피던스 상태보다 소정 전압만큼 전압강하된 비교전압을 발생시키기 위한 전압발생회로를 구비하며, 상기 데이터 스트로브 신호와 상기 전압발생회로의 출력신호를 상기 제2 다이나믹 버퍼의 입력으로 하여, 상기 데이터 스트로브 신호의 마지막 폴링 에지 이후에 발생한 동요(fluctuation)에 상기 제2 다이나믹 버퍼가 동작하지 않도록 하는 것을 특징으로 한다.The present invention for achieving the above technical problem, the first dynamic buffer for receiving the rising edge of the data strobe signal to generate a first pulse and the second dynamic buffer for receiving the falling edge of the data strobe signal to generate a second pulse A data strobe buffer of a synchronous DRAM comprising: a voltage generating circuit for generating a comparison voltage which is lowered by a predetermined voltage than a high impedance state of the data strobe signal; By using an output signal as the input of the second dynamic buffer, the second dynamic buffer is prevented from operating due to fluctuations occurring after the last falling edge of the data strobe signal.

또한, 상기 전압발생회로는 상기 데이터 스트로브 신호의 하이 임피던스 상태와 같은 레벨의 비교전압과 접지전압을 입력으로 하는 전압 분배기로 구성하는 것이 바람직하다.In addition, the voltage generation circuit is preferably configured of a voltage divider that inputs a comparison voltage and a ground voltage at the same level as the high impedance state of the data strobe signal.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.

첨부된 도면 도 1는 본 발명의 일 실시예에 따른 데이터 스트로브(DS) 버퍼의 회로도로서, 이하 이를 참조하여 설명한다.1 is a circuit diagram of a data strobe (DS) buffer according to an embodiment of the present invention.

본 실시예에 따른 DS 버퍼는 도시된 바와 같이 2개의 다이나믹 버퍼(r_buf, f_buf)를 구비한다. 이 중 하나의 다이나믹 버퍼(r_buf)는 DS 신호의 라이징 에지를 받아서 펄스로 만드는 버퍼이며, 다른 하나의 다이나믹 버퍼(f_buf)는 DS 신호의 폴링 에지를 받아서 펄스로 만드는 버퍼이다.The DS buffer according to the present embodiment includes two dynamic buffers r_buf and f_buf as shown. One of the dynamic buffers (r_buf) is a buffer that receives the rising edge of the DS signal to make a pulse, and the other dynamic buffer (f_buf) is a buffer that receives the falling edge of the DS signal into a pulse.

우선, 다이나믹 버퍼 r_buf는 그의 제1 입력단인 vref단으로 Hi-Z 상태와 동일한 레벨의 비교전압(vref)을 인가 받고, 그의 제2 입력단인 clk단으로 데이터 스트로브(ds) 신호를 인가 받으며, 입력 인에이블단인 clk_en단으로 버퍼 인에이블 신호(en)를 인가 받아, 그 출력단(clkt2)으로 ds 신호의 라이징 에지를 받아서 만든 펄스(r_ds)를 출력한다.First, the dynamic buffer r_buf is applied with a comparison voltage vref at the same level as the Hi-Z state to its vref stage, its first input terminal, and receives a data strobe (ds) signal to its clk stage, its second input terminal. The buffer enable signal en is applied to the enable terminal clk_en, and a pulse r_ds generated by receiving the rising edge of the ds signal is output to the output terminal clkt2.

한편, 다이나믹 버퍼 f_buf는 그의 제1 입력단인 vref단으로 데이터 스트로브(ds) 신호를 인가 받으며, 그의 제2 입력단인 clk단으로 Hi-Z 상태와 동일한 레벨의 비교전압(vref)을 전압강하시킨 vref_f 신호를 인가 받고, 입력 인에이블단인 clk_en단으로 버퍼 인에이블 신호(en)를 인가 받아, 그 출력단(clkt2)으로 ds 신호의 폴링 에지를 받아서 만든 펄스(f_ds)를 출력한다. 즉, 다이나믹 버퍼 r_buf는 종래와 동일한 구성을 가지며, 다이나믹 버퍼 f_buf의 경우 그의 제2 입력단으로 vref_f 신호를 인가 받는 것이 종래와 다른 점이라 할 수 있다.On the other hand, the dynamic buffer f_buf receives a data strobe (ds) signal to its vref stage, which is its first input terminal, and vref_f which drops the comparison voltage vref at the same level as the Hi-Z state to its clk stage, its second input terminal. A signal is applied, and a buffer enable signal en is applied to the clk_en terminal, which is an input enable terminal, and a pulse f_ds generated by receiving a falling edge of the ds signal is output to the output terminal clkt2. That is, the dynamic buffer r_buf has the same configuration as in the prior art, and in the case of the dynamic buffer f_buf, it is different from the conventional method in that the vref_f signal is applied to its second input terminal.

vref_f 신호는 원내와 같이 Hi-Z 상태와 동일한 레벨을 가지는 비교전압(vref)을 분배하는 2개의 저항(R17, R18)으로 구성된 전압 분배기(voltage divider)에서 만들어 진다. 이때, 본 실시예에서는 2개의 저항(R17, R18)의 저항값이 각각 47kΩ, 8kΩ을 사용하였으나, 저항값을 조절하여 전압강하되는 레벨을 결정할 수 있다.The vref_f signal is made in a voltage divider composed of two resistors R17 and R18 which distributes a comparison voltage vref having the same level as the Hi-Z state as in a circle. In this embodiment, although the resistance values of the two resistors R17 and R18 are 47kΩ and 8kΩ, respectively, the level of voltage drop can be determined by adjusting the resistance value.

첨부된 도면 도 2는 본 발명의 일 실시예에 적용된 공지의 다이나믹 버퍼의 상세 회로를 도시한 것으로, 크게 전류 미러형 차동 증폭부(20)와, 펄스 발생부(21)로 구성되며, 전류 미러형 차동 증폭부(20)는 clk_en단을 버퍼 인에이블 단으로 하여 vref단과 clk단의 입력 신호를 비교한다. 이때, 전류 미러형 차동 증폭부(20)는 그 공급전원으로 qVDD(quiet VDD)를 사용하며, 그 접지전원으로 qVSS(quiet VSS)를 사용한다.2 is a detailed circuit diagram of a known dynamic buffer applied to an embodiment of the present invention, and is composed of a current mirror type differential amplifier 20 and a pulse generator 21, and a current mirror. The type differential amplifier 20 compares the input signals of the vref stage and the clk stage using the clk_en stage as the buffer enable stage. At this time, the current mirror type differential amplifier 20 uses qVDD (quiet VDD) as its power supply and qVSS (quiet VSS) as its ground power.

도시된 다이나믹 버퍼에서 전류 미러형 차동 증폭부(20)는 vref단과 clk단을 비교하여 clk단이 vref단보다 높으면, 결국 하이 레벨의 신호를 출력하고, clk단이 vref단보다 낮으면 로우 레벨의 신호를 출력하게 되며, 펄스 발생부(21)는 전류 미러형 차동 증폭부(21)의 출력을 입력으로 하여 하이 액티브 펄스(high active pulse)를 생성하여 clkt2단으로 출력한다.In the illustrated dynamic buffer, the current mirror type differential amplifier 20 compares the vref stage and the clk stage, and outputs a high level signal when the clk stage is higher than the vref stage, and outputs a low level signal when the clk stage is lower than the vref stage. The signal generator 21 outputs a signal to the clkt2 stage by generating a high active pulse using the output of the current mirror type differential amplifier 21 as an input.

도시된 다이나믹 버퍼는 공지된 회로이므로 그 상세 구성 및 동작 설명은 생략하기로 한다.Since the illustrated dynamic buffer is a known circuit, detailed configuration and operation description thereof will be omitted.

다시 상기 도 1을 참조하여 그 동작을 설명하기로 한다.The operation will be described again with reference to FIG. 1.

다이나믹 버퍼 r_buf에서는 입력 ds 신호와 비교전압 vref 신호가 각각 clk단 및 vref단에 정상적으로 연결되어 있으며, 다이나믹 버퍼 f_buf에서는 이들이 반대로 연결되어 있다. 이런 식으로, 다이나믹 버퍼 r_buf에서는 ds 신호의 라이징 에지에서 펄스 r_ds를 발생시키고, 다이나믹 버퍼 f_buf에서는 ds 신호의 폴링 에지에서 펄스 f_ds를 발생시키게 된다.In the dynamic buffer r_buf, the input ds signal and the comparison voltage vref signal are normally connected to the clk terminal and the vref terminal, respectively. In the dynamic buffer f_buf, they are connected in reverse. In this way, the dynamic buffer r_buf generates the pulse r_ds on the rising edge of the ds signal, and the dynamic buffer f_buf generates the pulse f_ds on the falling edge of the ds signal.

DDR SDRAM에서 ds 신호는 그 초기 상태(Hi-Z)가 다이나믹 버퍼의 비교전압 vref 신호와 같은 레벨이다. 그리고, 칩이 쓰기 동작을 할 때에는 하이나 로우 상태를 반복하다가 쓰기 동작이 끝나면, 다시 비교전압 vref와 같은 Hi-Z 상태로 돌아 간다. 전술한 바와 같이 이러한 다이나믹 버퍼가 동작하는 동안에 ds 신호가 Hi-Z 상태에서 약간의 동요가 발생하게 되면, 버퍼가 불필요한 동작을 하게 되며, 이러한 불필요한 동작은 r_ds 펄스인 경우에는 칩의 동작에 영향을 주지 않지만, f_ds 펄스의 경우에는 칩의 오동작을 유발하는 원인이 된다.In DDR SDRAM, the ds signal has its initial state (Hi-Z) at the same level as the comparison voltage vref signal of the dynamic buffer. When the chip performs the write operation, the high or low state is repeated, and when the write operation is completed, the chip returns to the Hi-Z state such as the comparison voltage vref. As described above, if a slight fluctuation occurs in the Hi-Z state of the ds signal while the dynamic buffer is operating, the buffer becomes unnecessary. This unnecessary operation affects the operation of the chip in the case of the r_ds pulse. Although it is not known, the f_ds pulse causes the chip to malfunction.

도면에서와 같이 다이나믹 버퍼 r_buf의 비교전압 vref는 그대로 사용하고, f_buf 버퍼의 비교전원을 vref 신호(Hi-Z 레벨과 동일)보다 낮은 vref_f 신호로 바꾸게 되면 즉, 도 2에 도시된 다이나믹 버퍼에서 vref단으로 ds 신호가 들어가고, clk단으로 전압강하된 비교전원 vref_f가 들어가게 되면, 첨부된 도면 도 3에 도시된 바와 같이 ds 신호가 모든 정보를 칩에 제공하고 다시 Hi-Z 상태로 돌아갈 때 ds 신호에 약한 동요(A)가 발생할 경우, 동요(A)에 의해 발생한 로우 레벨이 강하된 기준전압 vref_f보다 높기 때문에 동요(A)에 의한 라이징 에지에서 다이나믹 버퍼(f_buf)가 동작하지 않고 f_ds 펄스는 로우 레벨을 유지하게 된다.As shown in the drawing, when the comparison voltage vref of the dynamic buffer r_buf is used as it is and the comparison power of the f_buf buffer is changed to a vref_f signal lower than the vref signal (same as Hi-Z level), that is, the vref in the dynamic buffer shown in FIG. When the ds signal enters the terminal and the comparative power supply vref_f is dropped into the clk stage, the ds signal provides all the information to the chip and returns to the Hi-Z state as shown in FIG. If a weak fluctuation (A) occurs, the dynamic buffer (f_buf) does not operate at the rising edge of the fluctuation (A) and the f_ds pulse is low because the low level caused by the fluctuation (A) is higher than the dropped reference voltage vref_f. To maintain the level.

참고적으로, 동요(A)에 의한 ds 신호의 라이징 에지에서 r_ds 펄스가 뜨지만, 전술한 바와 같이 칩의 동작에는 영향을 미치지 않는다.For reference, although the r_ds pulse is generated at the rising edge of the ds signal due to the fluctuation A, as described above, it does not affect the operation of the chip.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.

예컨대, 전술한 실시예에서는 비교전압 vref를 강하시키기 위해 전압 분배기를 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 전압 분배기 외의 다른 수단을 사용하여 데이터 스트로브 신호의 하이 임피던스 상태보다 소정 전압만큼 전압강하된 비교전압을 생성하는 모든 경우에 적용될 수 있다.For example, in the above-described embodiment, the case where the voltage divider is used to lower the comparison voltage vref has been described as an example. However, the present invention uses a voltage other than the voltage divider by a predetermined voltage rather than the high impedance state of the data strobe signal. It can be applied to all cases that produce a dropped comparison voltage.

전술한 본 발명은 데이터 스트로브(DS) 신호의 요동에 의한 오동작을 사전에 방지할 수 있어, 칩의 속도가 빨라지거나 동작 조건이 타이트해질 경우에 DDR SDRAM의 tDQSS 파라메터(parameter)의 최소(minimum)값을 보장할 수 있는 효과가 있다.The above-described present invention can prevent the malfunction due to the fluctuation of the data strobe (DS) signal in advance, so that when the speed of the chip increases or the operating conditions become tight, the minimum of the tDQSS parameter of the DDR SDRAM is minimized. There is an effect that can guarantee the value.

Claims (4)

데이터 스트로브 신호의 라이징 에지를 받아 제1 펄스를 생성하는 제1 다이나믹 버퍼와 상기 데이터 스트로브 신호의 폴링 에지를 받아 제2 펄스를 생성하는 제2 다이나믹 버퍼를 구비한 동기식 디램의 데이터 스트로브 버퍼에 있어서,A data strobe buffer of a synchronous DRAM having a first dynamic buffer receiving a rising edge of a data strobe signal to generate a first pulse and a second dynamic buffer receiving a falling edge of the data strobe signal to generate a second pulse. 상기 데이터 스트로브 신호의 하이 임피던스 상태보다 소정 전압만큼 전압강하된 비교전압을 발생시키기 위한 전압발생회로를 구비하며,A voltage generation circuit for generating a comparison voltage which is dropped by a predetermined voltage than the high impedance state of the data strobe signal, 상기 데이터 스트로브 신호와 상기 전압발생회로의 출력신호를 상기 제2 다이나믹 버퍼의 입력으로 하여,The data strobe signal and the output signal of the voltage generator circuit are input to the second dynamic buffer, 상기 데이터 스트로브 신호의 마지막 폴링 에지 이후에 발생한 동요(fluctuation)에 상기 제2 다이나믹 버퍼가 동작하지 않도록 하는 것을 특징으로 하는 동기식 디램의 데이터 스트로브 버퍼.And stir the second dynamic buffer in response to fluctuations occurring after the last falling edge of the data strobe signal. 제1항에 있어서,The method of claim 1, 상기 전압발생회로가,The voltage generating circuit, 상기 데이터 스트로브 신호의 하이 임피던스 상태와 같은 레벨의 비교전압과 접지전압을 입력으로 하는 전압 분배기를 구비하는 것을 특징으로 하는 동기식 디램의 데이터 스트로브 버퍼.And a voltage divider configured to input a comparison voltage and a ground voltage having the same level as a high impedance state of the data strobe signal. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제2 다이나믹 버퍼가,The second dynamic buffer, 상기 데이터 스트로브 신호와 상기 전압강하된 비교전압을 입력으로 하는 전류 미러형 차동증폭부와,A current mirror type differential amplifier for inputting the data strobe signal and the voltage drop comparison voltage; 상기 전류 미러형 차동증폭부의 출력을 입력으로 하여 하이 액티브 펄스를 생성하는 펄스 발생부를 구비한 것을 특징으로 하는 동기식 디램의 데이터 스트로브 버퍼.And a pulse generator for generating a high active pulse by inputting the output of the current mirror differential amplifier. 제3항에 있어서,The method of claim 3, 상기 전류 미러형 차동증폭부가,The current mirror type differential amplifier, 공급전원으로 qVDD(quiet VDD)를 사용하며, 접지전원으로 qVSS(quiet VSS)를 사용하는 것을 특징으로 하는 동기식 디램의 데이터 스트로브 버퍼.A data strobe buffer of a synchronous DRAM, characterized by using qVDD (quiet VDD) as a power supply and qVSS (quiet VSS) as a ground power supply.
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