KR20010003345A - Method for measuring electrical gate insulator thickness in Semiconductor device - Google Patents

Method for measuring electrical gate insulator thickness in Semiconductor device Download PDF

Info

Publication number
KR20010003345A
KR20010003345A KR1019990023596A KR19990023596A KR20010003345A KR 20010003345 A KR20010003345 A KR 20010003345A KR 1019990023596 A KR1019990023596 A KR 1019990023596A KR 19990023596 A KR19990023596 A KR 19990023596A KR 20010003345 A KR20010003345 A KR 20010003345A
Authority
KR
South Korea
Prior art keywords
capacitance
gate insulating
measurement pattern
insulating film
area
Prior art date
Application number
KR1019990023596A
Other languages
Korean (ko)
Inventor
김종봉
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019990023596A priority Critical patent/KR20010003345A/en
Publication of KR20010003345A publication Critical patent/KR20010003345A/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants

Abstract

PURPOSE: A method for measuring a thickness of an electrical gate insulating film of a semiconductor device is to obtain a surface capacitance, fringe capacitance and parasitic capacitance value from an upper/lower capacitance measuring pattern, and then obtain the thickness of the gate insulating film from the values. CONSTITUTION: A method for measuring the thickness of an electrical gate insulating film of a semiconductor device comprises the steps of: forming a capacitance measuring pattern at a desired area of a conductive semiconductor substrate(10); measuring a capacitance value including a surface capacitance, fringe capacitance and parasitic capacitance from the capacitance measuring pattern; and calculating a capacitance of a pure surface area corresponding to the measured capacitance to calculate the thickness of the electrical gate insulating film. In the method, the capacitance-measuring pattern is comprised of the stacked gate insulating film and a gate electrode in which a conductive impurity is doped. The capacitance-measuring pattern has a twice size of a surface area of the gate electrode having a minimum surface area.

Description

반도체소자의 전기적 게이트절연막 두께 측정방법{Method for measuring electrical gate insulator thickness in Semiconductor device}Method for measuring electrical gate insulating film thickness of semiconductor device

본 발명은 반도체소자의 제조 방법에 관한 것으로서, 특히 고집적 반도체소자의 전기적 특성을 개선하기 위한 반도체소자의 전기적 게이트절연막 두께 측정방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for measuring an electrical gate insulating film thickness of a semiconductor device for improving electrical characteristics of a highly integrated semiconductor device.

최근, 반도체메모리장치의 집적도가 높아지고 이에 소자의 크기가 미세화되어감에 따라서 소자의 전기적 특성 저하를 막을 수 있는 디자인 설계가 요구되고 있다.In recent years, as the degree of integration of semiconductor memory devices increases and the size of devices become smaller, design designs that can prevent deterioration of electrical characteristics of devices are required.

한편, MOS 트랜지스터의 특성을 측정하는 경우 실리콘기판과 게이트전극사이에 내재된 게이트절연막의 물리적, 전기적 두께는 매우 중요한 역할을 한다. 전기적 게이트절연막 두께를 측정하기 위해 사용되는 커패시턴스 측정 패턴은 프린지(fringe) 커패시터와 기생 커패시턴스를 고려하지 않고 있다.On the other hand, when measuring the characteristics of the MOS transistor, the physical and electrical thickness of the gate insulating film embedded between the silicon substrate and the gate electrode plays a very important role. The capacitance measurement pattern used to measure the electrical gate insulating film thickness does not consider fringe capacitors and parasitic capacitances.

하지만, 반도체소자의 크기 감소에 따라 커패시턴스 측정 패턴의 크기 또한 줄어들게 되는데, 이와 같이 측정 패턴의 크기가 감소할 수록 면적에 의한 커패시턴스의 값에 비하여 프린지 커패시턴스의 기여도가 점차로 증가하여 전체 커패시턴스의 크기가 급격히 증가하게 된다.However, as the size of the semiconductor device decreases, the size of the capacitance measurement pattern also decreases. As the size of the measurement pattern decreases, the contribution of the fringe capacitance gradually increases as compared with the capacitance value due to the area, and thus the magnitude of the overall capacitance rapidly increases. Will increase.

이러한 커패시턴스 값의 증가에 따른 반도체소자의 전기적 내성을 유지하기 위하여 전기적 게이트절연막 두께(Tox)를 계산함으로써 반도체소자의 디자인 룰을 변경할 필요가 있게 되었다. 그러나, 커패시턴스 측정 패턴의 크기는 프린지 커패시턴스 및 기생 커패시턴스가 최소가 되는 면적, 예를 들면 3000×3000㎛2이상이 되어야만 한다는 한계가 있으며 더불어 이와 같은 패턴의 제작은 실제 공정에 적용하는데 어려움이 있었다.In order to maintain the electrical resistance of the semiconductor device according to the increase of the capacitance value, it is necessary to change the design rule of the semiconductor device by calculating the electrical gate insulating film thickness Tox. However, the size of the capacitance measurement pattern has a limitation that the fringe capacitance and the parasitic capacitance should be the minimum area, for example, 3000 × 3000 μm 2 or more, and it is difficult to apply such a pattern to the actual process.

본 발명의 목적은 게이트절연막을 사이에 두고 서로 다른 면적을 갖는 상부/하부의 커패시턴스 측정용 패턴으로부터 면적에 의한 커패시턴스와 프린지 커패시턴스 및 기생 커패시턴스 값을 구하고, 그 값으로부터 순수한 면적에 의한 커패시턴스의 값에 의한 전기적 게이트절연막 두께를 구함으로써 고집적 반도체소자에 따른 커패시턴스 측정 패턴의 면적 변화에 영향을 받지 않고 일정한 게이트절연막을 확보할 수 있는 반도체소자의 전기적 게이트절연막 두께 측정방법을 제공하는데 있다.An object of the present invention is to obtain the capacitance and fringe capacitance and parasitic capacitance values by area from the capacitance measurement patterns of the upper and lower portions having different areas with the gate insulating film interposed therebetween, and from the values to the capacitance values by pure area. The present invention provides a method for measuring the thickness of an electrical gate insulating film of a semiconductor device capable of securing a constant gate insulating film without being affected by an area change of a capacitance measurement pattern according to a highly integrated semiconductor device.

도 1은 본 발명에 따른 반도체소자의 전기적 게이트절연막의 두께를 측정하기 위한 커패시턴스 측정 패턴의 레이아웃도,1 is a layout diagram of a capacitance measurement pattern for measuring the thickness of an electrical gate insulating film of a semiconductor device according to the present invention;

도 2는 도 1의 A와 A' 방향으로 절단한 수직단면도.Figure 2 is a vertical cross-sectional view cut in the direction A and A 'of FIG.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10: 도전형 반도체 기판 12: 소자분리막10: conductive semiconductor substrate 12: device isolation film

22: 게이트절연막 24: 게이트전극22: gate insulating film 24: gate electrode

26: 층간 절연막 30: 콘택전극26: interlayer insulating film 30: contact electrode

40: 금속 라인40: metal line

상기 목적을 달성하기 위하여 본 발명은 반도체소자의 전기적 게이트절연막 두께를 측정하는 방법에 있어서, 도전형 반도체기판 상부의 소정 영역에 순차적으로 적층된 게이트절연막과 도전형 불순물이 도핑된 게이트전극으로 이루어진 커패시턴스 측정 패턴을 형성하는 단계와, 커패시턴스 측정 패턴에서 면적 커패시턴스, 프린지 커패시턴스 및 기생 커패시턴스를 포함한 커패시턴스를 측정하는 단계와, 하기 수학식에 따라 측정된 커패시턴스에 대응하는 순수 면적의 커패시턴스를 구하여 전기적 게이트절연막 두께를 산출하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a method for measuring the thickness of an electrical gate insulating film of a semiconductor device, the capacitance comprising a gate insulating film sequentially stacked in a predetermined region on the conductive semiconductor substrate and a gate electrode doped with conductive impurities Forming a measurement pattern, measuring capacitance including area capacitance, fringe capacitance, and parasitic capacitance in the capacitance measurement pattern, and obtaining the capacitance of the pure area corresponding to the capacitance measured according to It is characterized by calculating.

는 상기 게이트절연막사이의 전체 커패시턴스, A는 상기 측정 패턴의 면적,는 상기 측정 패턴의 단위면적당 커패시턴스,는 상기 측정 패턴의 단위길이당 커패시턴스이다. Is the total capacitance between the gate insulating films, A is the area of the measurement pattern, Is the capacitance per unit area of the measurement pattern, Is the capacitance per unit length of the measurement pattern.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 따른 반도체소자의 전기적 게이트절연막의 두께를 측정하기 위한 커패시턴스 측정 패턴의 레이아웃도이고, 도 2는 도 1의 A와 A' 방향으로 절단한 수직단면도이다.1 is a layout diagram of a capacitance measurement pattern for measuring the thickness of an electrical gate insulating film of a semiconductor device according to the present invention, and FIG. 2 is a vertical cross-sectional view taken along the direction A and A 'of FIG. 1.

도 1 및 도 2를 참조하면, 본 발명의 커패시턴스 측정 패턴은 통상적으로 MOS 구조와 동일한 프로세스에서 제작되는데, 우선 도전형 불순물(B11 또는 P31)이 도핑된 반도체기판(10)에 소자의 활성 영역과 소자 분리영역을 정의하는 소자분리막(12)을 형성한다.1 and 2, the capacitance measurement pattern of the present invention is typically fabricated in the same process as the MOS structure. First, the semiconductor substrate 10 doped with a conductive impurity (B11 or P31) and an active region of the device are shown. An element isolation film 12 defining an element isolation region is formed.

그 다음, 본 발명의 커패시턴스 측정 패턴의 공정을 진행한다. 이에, 상기 소자분리막(12)에 의해 드러난 반도체기판의 활성 영역에 순차적으로 적층된 게이트절연막(22)과 도전형 불순물이 도핑된 게이트전극(24)으로 이루어진 커패시턴스 측정 패턴을 형성한다. 여기서, 커패시턴스 측정 패턴은 게이트절연막(22)과 접하는 기판(10)의 하부 도전막 역할을 하며 그리고 게이트전극(24)이 상부 도전되는 것이다. 그리고, 미설명된 도면부호 26은 층간 절연막, 30은 게이트전극과 연결되는 콘택 전극, 40은 콘택전극에 이어지는 금속 라인이다.Next, the process of the capacitance measurement pattern of this invention is advanced. Accordingly, a capacitance measurement pattern including a gate insulating film 22 sequentially stacked on the active region of the semiconductor substrate exposed by the device isolation layer 12 and a gate electrode 24 doped with conductive impurities is formed. Here, the capacitance measurement pattern serves as a lower conductive film of the substrate 10 in contact with the gate insulating film 22 and the gate electrode 24 is electrically conductive. In addition, reference numeral 26 denotes an interlayer insulating film, 30 a contact electrode connected to the gate electrode, and 40 a metal line following the contact electrode.

이때, 상기 커패시턴스 측정 패턴이 되는 도전형 반도체기판(10)과 게이트전극(24)의 크기는 최소 면적을 갖는 게이트전극(24)에 대비하여 기판(10)의 면적이 상기 최소 면적의 약 2배 면적을 갖도록 그 크기를 조정하는 것이 바람직하다.In this case, the size of the conductive semiconductor substrate 10 and the gate electrode 24 serving as the capacitance measurement pattern is about twice that of the minimum area compared to the gate electrode 24 having the minimum area. It is desirable to adjust its size to have an area.

상기와 같은 구조의 커패시턴스 측정 패턴은 면적에 의한 커패시턴스 성부 이외에도 프린지에 의한 커패시턴스 성분과 기생 커패시턴스를 포함하고 있기 때문에 이 측정 패턴을 이용하여 전기적 게이트절연막 두께를 측정할 수 있다.Since the capacitance measurement pattern having the structure described above includes capacitance components due to fringes and parasitic capacitance in addition to the capacitance part due to the area, the thickness of the electrical gate insulating film can be measured using this measurement pattern.

본 발명에서와 같이 서로 다른 도전체 면적(기판, 게이트전극)을 갖는 커패시턴스 측정 패턴에서 면적 커패시턴스 성분과 프린지 커패시턴스 및 기생 커패시턴스가 모두 포함된 커패시턴스 값을 구한다. 그 다음, 하기 수학식에 상기 커패시턴스 값을 대입하여 순수 면적 성분에 해당하는 커패시턴스 값을 구하여 그 값으로부터 게이트 절연막의 전기적 두께를 산출한다.In the capacitance measurement pattern having different conductor areas (substrate and gate electrode) as in the present invention, capacitance values including both the area capacitance component, the fringe capacitance, and the parasitic capacitance are obtained. Subsequently, the capacitance value corresponding to the pure area component is obtained by substituting the capacitance value in the following equation to calculate the electrical thickness of the gate insulating film.

는 상기 게이트절연막사이의 전체 커패시턴스, A는 상기 측정 패턴의 면적,는 상기 측정 패턴의 단위면적당 커패시턴스,는 상기 측정 패턴의 단위길이당 커패시턴스이다. Is the total capacitance between the gate insulating films, A is the area of the measurement pattern, Is the capacitance per unit area of the measurement pattern, Is the capacitance per unit length of the measurement pattern.

표 1은 종래의 커패시턴스 측정패턴을 이용한 결과이다. 즉, 동일한 측정주파수에서 각기 다른 면적(A1<A2<A3<A4)을 갖는 커패시턴스 측정패턴에서 측정한 커패시턴스의 값과 그 값으로부터 계산된 전기적 게이트절연막 두께를 나타낸다.Table 1 shows the results using a conventional capacitance measurement pattern. That is, the capacitance measured in the capacitance measurement pattern having different areas A1 <A2 <A3 <A4 at the same measurement frequency and the thickness of the electrical gate insulating film calculated from the values are shown.

A1A1 A2A2 A3A3 A4A4 Cox(N)[Ff/㎛2]Cox (N) [Ff / μm 2 ] 6.566.56 5.115.11 4.514.51 4.094.09 Tox(N)[Å]Tox (N) [Å] 51.951.9 67.667.6 76.576.5 84.484.4 Cox(P)[Ff/㎛2]Cox (P) [Ff / μm 2 ] 6.336.33 4.894.89 4.334.33 3.913.91 Tox(P)[Å]Tox (P) [Å] 54.554.5 70.670.6 79.879.8 88.288.2 A : LA: L 12.5 : 112.5: 1 25 : 125: 1 50 : 150: 1 100 : 1100: 1

여기서, Cox(N)는 N형 MOS에서의 게이트절연막 사이의 커패시턴스, Cox(P)는 P형 MOS에서의 게이트절연막 사이의 커패시턴스이다. Tox(N)는 N형 MOS에서의 전기적 게이트절연막 두께, Tox(P)는 P형 MOS에서의 전기적 게이트절연막 두께이다. A : L은 커패시턴스 측정 패턴의 면적 대 둘레의 총 길이비이다.Here, Cox (N) is the capacitance between the gate insulating films in the N-type MOS, and Cox (P) is the capacitance between the gate insulating films in the P-type MOS. Tox (N) is the electrical gate insulating film thickness in the N-type MOS, and Tox (P) is the electrical gate insulating film thickness in the P-type MOS. A: L is the total length ratio of the area to the perimeter of the capacitance measurement pattern.

이를 참조하면, 종래의 커패시턴스 측정 패턴을 이용한 전기적 게이트절연막 두께 측정 방법은, 측정 패턴의 면적이 달라질수록 N형 MOS와 P형 MOS 모두 게이트절연막의 두께가 증가됨을 알 수 있다. 그리고, NMOS와 PMOS의 경우 게이트절연막의 두께 차이는 약 2Å정도이다.Referring to this, in the conventional method for measuring the thickness of the electrical gate insulation film using the capacitance measurement pattern, it can be seen that the thickness of the gate insulation film increases in both the N-type MOS and the P-type MOS as the area of the measurement pattern is changed. In the case of NMOS and PMOS, the thickness difference between the gate insulating films is about 2 GPa.

표 2는 본 발명의 커패시턴스 측정 패턴을 이용한 결과를 나타낸 것으로서, 상기 수학식 1을 사용하여 기판과 게이트전극에서 측정한 커패시턴스의 값과 그 값으로부터 계산된 전기적 게이트절연막 두께를 나타낸다.Table 2 shows the results using the capacitance measurement pattern of the present invention, and shows the value of the capacitance measured on the substrate and the gate electrode using Equation 1 and the electrical gate insulating film thickness calculated from the value.

aa bb cc Cox(N)[Ff/㎛2]Cox (N) [Ff / μm 2 ] 3.83.8 3.793.79 3.783.78 Tox(N)[Å]Tox (N) [Å] 90.890.8 91.191.1 91.391.3 Cox(P)[Ff/㎛2]Cox (P) [Ff / μm 2 ] 3.673.67 3.623.62 3.623.62 Tox(P)[Å]Tox (P) [Å] 9494 95.395.3 95.395.3

여기서, a, b, c는 순서를 나타낸 것이다.Here, a, b and c represent the order.

그러면, 표 1과 표 2에서 보는 것과 같이, 종래의 커패시턴스 측정 패턴에서 구한 전기적 게이트절연막 두께와 본 발명에 따른 전기적 게이트절연막 두께의 차이는 약 30Å를 나타내고 있다.Then, as shown in Table 1 and Table 2, the difference between the thickness of the electrical gate insulating film obtained from the conventional capacitance measurement pattern and the thickness of the electrical gate insulating film according to the present invention is about 30 kPa.

그러므로, 본 발명은 게이트절연막을 사이에 두고 면적이 서로 다른 두 개의 도전체 평판(기판, 게이트절연막)으로 이루어진 커패시턴스 측정 패턴을 이용하여 측정된 커패시턴스 값과 수학식 1을 가지고 측정 패턴의 면적에 무관하게 전기적 게이트절연막의 두께를 계산할 수 있다.Therefore, the present invention has a capacitance value measured using a capacitance measurement pattern consisting of two conductor plates (substrate, gate insulation film) having different areas with a gate insulating film interposed therebetween, and has a value of Equation 1 and is independent of the measurement pattern area. The thickness of the electrical gate insulating film can be calculated.

상기한 바와 같이 본 발명은, 반도체소자의 집적화에 따른 커패시턴스 측정 패턴의 면적이 감소됨에 따라 프린지 커패시턴스 및 기생 커패시턴스의 비율이 증가하게 되더라도 패턴의 면적 크기에 따라 전기적 게이트절연막 두께가 선형적으로 변화되는 현상을 방지할 수 있다.As described above, although the ratio of the fringe capacitance and the parasitic capacitance increases as the area of the capacitance measurement pattern according to the integration of the semiconductor device is increased, the thickness of the electrical gate insulating film varies linearly according to the area size of the pattern. The phenomenon can be prevented.

다시 말해서, 본 발명은 게이트절연막을 사이에 두고 사로 다른 면적을 갖는 두 도전체에서 면적, 프린지 및 기생 커패시턴스 값을 구하고 구한 값에서 순수 면적에 의한 커패시턴스 성분만을 선별함으로써 커패시턴스의 측정 패턴 크기의 변화에 영향을 받지 않는 전기적 게이트절연막 두께를 얻을 수 있다. 이로 인해 고집적 소자의 전기적 특성이 우수한 게이트절연막을 확보할 수 있다.In other words, the present invention obtains the area, fringe, and parasitic capacitance values of two conductors having different areas with the gate insulating film interposed therebetween, and selects only the capacitance component due to the pure area from the obtained values to change the capacitance measurement pattern size. It is possible to obtain an electrical gate insulating film thickness that is not affected. As a result, a gate insulating film having excellent electrical characteristics of the highly integrated device can be secured.

Claims (2)

반도체소자의 전기적 게이트절연막 두께를 측정하는 방법에 있어서,In the method for measuring the electrical gate insulating film thickness of a semiconductor device, 도전형 반도체기판 상부의 소정 영역에 순차적으로 적층된 게이트절연막과 도전형 불순물이 도핑된 게이트전극으로 이루어진 커패시턴스 측정 패턴을 형성하는 단계;Forming a capacitance measurement pattern including a gate insulating film sequentially stacked on a predetermined region of the conductive semiconductor substrate and a gate electrode doped with conductive impurities; 상기 커패시턴스 측정 패턴에서 면적 커패시턴스, 프린지 커패시턴스 및 기생 커패시턴스를 포함한 커패시턴스를 측정하는 단계; 및Measuring a capacitance including area capacitance, fringe capacitance, and parasitic capacitance in the capacitance measurement pattern; And 하기 수학식에 따라 상기 측정된 커패시턴스에 대응하는 순수 면적의 커패시턴스를 구하여 상기 전기적 게이트절연막 두께를 산출하는 것을 특징으로 하는 반도체소자의 전기적 게이트절연막 두께 측정방법,A method of measuring electrical gate insulation film thickness of a semiconductor device, wherein the electrical gate insulation film thickness is calculated by obtaining capacitance of a pure area corresponding to the measured capacitance according to the following equation; 는 상기 게이트절연막사이의 전체 커패시턴스, A는 상기 측정 패턴의 면적,는 상기 측정 패턴의 단위면적당 커패시턴스,는 상기 측정 패턴의 단위길이당 커패시턴스. Is the total capacitance between the gate insulating films, A is the area of the measurement pattern, Is the capacitance per unit area of the measurement pattern, Is the capacitance per unit length of the measurement pattern. 제 1항에 있어서, 상기 도전형 반도체기판과 게이트전극을 포함하는 커패시턴스 측정 패턴은, 최소 면적을 갖는 게이트전극에 대비하여 상기 최소 면적의 약 2배 면적을 갖도록 기판 크기를 조정하는 것을 특징으로 하는 반도체소자의 전기적 게이트절연막 두께 측정방법.The capacitance measurement pattern of claim 1, wherein the capacitance measurement pattern including the conductive semiconductor substrate and the gate electrode is configured to adjust the size of the substrate to have an area about twice the minimum area compared to the gate electrode having the minimum area. METHOD OF MEASUREMENT OF ELECTRICAL GATE INSULATEMENT FILM OF A SEMICONDUCTOR DEVICE.
KR1019990023596A 1999-06-22 1999-06-22 Method for measuring electrical gate insulator thickness in Semiconductor device KR20010003345A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990023596A KR20010003345A (en) 1999-06-22 1999-06-22 Method for measuring electrical gate insulator thickness in Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990023596A KR20010003345A (en) 1999-06-22 1999-06-22 Method for measuring electrical gate insulator thickness in Semiconductor device

Publications (1)

Publication Number Publication Date
KR20010003345A true KR20010003345A (en) 2001-01-15

Family

ID=19594371

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990023596A KR20010003345A (en) 1999-06-22 1999-06-22 Method for measuring electrical gate insulator thickness in Semiconductor device

Country Status (1)

Country Link
KR (1) KR20010003345A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7116125B2 (en) 2003-08-04 2006-10-03 Samsung Electronics Co., Ltd. Semiconductor test device using leakage current and compensation system of leakage current
KR100731073B1 (en) * 2005-12-29 2007-06-22 동부일렉트로닉스 주식회사 Method of measuring flat-band status capacitance of gate oxide in mos transistor device
KR100731072B1 (en) * 2005-12-29 2007-06-22 동부일렉트로닉스 주식회사 Apparatus and method for testing of semiconductor device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7116125B2 (en) 2003-08-04 2006-10-03 Samsung Electronics Co., Ltd. Semiconductor test device using leakage current and compensation system of leakage current
US7342408B2 (en) 2003-08-04 2008-03-11 Samsung Electronics Co., Ltd Semiconductor test device using leakage current and compensation system of leakage current
KR100731073B1 (en) * 2005-12-29 2007-06-22 동부일렉트로닉스 주식회사 Method of measuring flat-band status capacitance of gate oxide in mos transistor device
KR100731072B1 (en) * 2005-12-29 2007-06-22 동부일렉트로닉스 주식회사 Apparatus and method for testing of semiconductor device

Similar Documents

Publication Publication Date Title
TWI466211B (en) Resistive test structure, semiconductor device, and method performed using a resistive device
KR20010015521A (en) Reliable diffusion resistor and diffusion capacitor
US6784044B2 (en) High dopant concentration diffused resistor and method of manufacture therefor
KR100973866B1 (en) Semiconductor device and method therefor
KR970018562A (en) Semiconductor device comprising decoupling capacitor and method of manufacturing same
US20070034990A1 (en) Method for manufacturing a resistor
KR100503937B1 (en) Semiconductor device
US6841832B1 (en) Array of gate dielectric structures to measure gate dielectric thickness and parasitic capacitance
KR20010003345A (en) Method for measuring electrical gate insulator thickness in Semiconductor device
KR910013571A (en) Method of fabricating integrated circuit with various devices including electrode pairs separated by dielectric material
US20030094708A1 (en) Semiconductor device and method for manufacturing it
KR100644526B1 (en) Method of fabricating embossing-typed capacitor
KR101155703B1 (en) Semiconductor device
US8604542B2 (en) Circuit structure with conductive and depletion regions to form tunable capacitors and resistors
KR101159112B1 (en) Variable capacitance capacitor and method for fabricating the same
CN111584386B (en) Test structure, test method and semiconductor structure
JPH08222701A (en) Semiconductor device having capacitor and manufacture thereof
JP2563456B2 (en) MIS type capacitive element
KR100556262B1 (en) an electrode for breakdown voltage measurement of silicon on insulator wafer and a measurement method thereof
KR100294543B1 (en) Semiconductor device with pattern for monitor device
RU2030813C1 (en) Storage capacitor of integrated circuit memory item
KR0121220Y1 (en) Semiconductor capacitor
KR20040008477A (en) Method for test a gate discontinuity of semiconductor device
JP2000058877A (en) Variable capacitance semiconductor element
KR100386369B1 (en) Capacitor structure with integrated matched resistance for general purpose circuit applications

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination