KR20010001959A - Eeprom Manufacturing Method - Google Patents
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Abstract
Description
본 발명은 이이피롬(EEPROM: electrically erasable programmable ROM)에 관한 것으로, 더욱 상세하게는 센스 트랜지스터의 스레솔드전압을 크게 증가시키지 않으면서도 셀렉트 트랜지스터의 펀치스루를 방지하여 셀렉트 트랜지스터의 채널길이를 축소할 수 있도록 한 이이피롬의 제조방법에 관한 것이다.The present invention relates to an electrically erasable programmable ROM (EEPROM), and more particularly, it is possible to reduce the channel length of the select transistor by preventing punch through of the select transistor without significantly increasing the threshold voltage of the sense transistor. It relates to a method for preparing Y pyrom.
일반적으로, 이이피롬은 자외선을 사용하는 대신에 전기적 신호로써 여러번 반복하여 데이터를 기록하고 소거할 수 있는 메모리의 형태를 갖는 소자이다. 이이피롬은 전자가 수 nm 두께의 얇은 절연체를 턴넬링효과에 의하여 넘어가는 현상 즉, Fowler-Nordheim 턴넬링을 이용한 것으로 이러한 소자를 FLOTOX(floating gate tunnel oxide) 소자라고도 한다.In general, ypyrom is a device having a form of memory capable of repeatedly recording and erasing data as an electrical signal instead of using ultraviolet rays. Ipyrom is a phenomenon in which electrons pass a thin insulator of several nm thickness by the turnneling effect, that is, Fowler-Nordheim turnneling. This device is also called a FLOTOX (floating gate tunnel oxide) device.
일반적인 이이피롬의 단위 메모리셀은 도 1에 도시된 바와 같이, 2개 트랜지스터, 즉 센스 트랜지스터(통상, 센스라인이라고 함)와 셀렉트 트랜지스터(통상 워드라인이라고 함)로 구성된다. 센스 트랜지스터는 실리콘기판(10)의 일부 액티브영역 상에 턴넬링 산화막(15)이 형성되고, 턴넬링 산화막(15) 상에 플로우팅 게이트(19)와 콘트롤 게이트(23)가 층간절연막(17)을 개재하며 적층된 구조로 이루어진다. 셀렉트 트랜지스터는 게이트 산화막(21) 상에 게이트 전극(25)이 형성된 구조로 이루어진다. 소오스라인(29)과 비트라인(31)의 N+ 확산영역은 각각 고 항복전압의 N- 확산영역에 의해 감싸진다.As shown in FIG. 1, a unit memory cell of a general Y pyrom is composed of two transistors, that is, a sense transistor (commonly referred to as a sense line) and a select transistor (commonly referred to as a word line). In the sense transistor, a turnneling oxide film 15 is formed on a part of the active region of the silicon substrate 10, and the floating gate 19 and the control gate 23 are interlayer insulating films 17 on the turnneling oxide film 15. It is made of a laminated structure through the. The select transistor has a structure in which a gate electrode 25 is formed on the gate oxide film 21. The N + diffusion regions of the source line 29 and the bit line 31 are each surrounded by an N− diffusion region of high breakdown voltage.
이와 같은 구조를 갖는 일반적인 이이피롬의 경우, 단위 메모리셀의 사이즈를 축소하기 위해서는 셀렉트 트랜지스터의 채널 길이를 축소하는 것이 필요한데, 이렇게 할 경우, 비트라인(31)에 고전압이 인가되어 셀렉트 트랜지스터의 펀치스루 발생을 억제하기가 어렵다. 이는 메모리셀의 플로우팅 게이트(19) 및 턴넬링산화막(15)을 형성하기 전에 실리콘기판(10)의 전면에 P형 불순물을 이온주입하여 센스 트랜지스터와 셀렉트 트랜지스터의 스레솔드전압을 함께 조절하여 왔기 때문이다.In the case of the general YPIROM having such a structure, it is necessary to reduce the channel length of the select transistor in order to reduce the size of the unit memory cell. In this case, a high voltage is applied to the bit line 31 to punch through the select transistor. It is difficult to suppress the occurrence. This is because the P-type impurities are ion-implanted on the entire surface of the silicon substrate 10 before forming the floating gate 19 and the turnneling oxide film 15 of the memory cell, thereby controlling the threshold voltages of the sense transistor and the select transistor together. Because.
최근에는 셀렉트 트랜지스터의 펀치스루 발생을 방지하기 위해 메모리셀 내의 플로우팅 게이트 및 턴넬링산화막을 형성하기 전에 실리콘기판의 전면에 이온주입하는 불순물의 도즈(dose)를 증가시키는 방법이 이용되어 왔다.Recently, a method of increasing the dose of impurities implanted into the entire surface of the silicon substrate before forming the floating gate and the tunneling oxide film in the memory cell has been used to prevent the punch-through of the select transistor.
그러나, 종래의 방법에 의하면, 셀렉트 트랜지스터의 펀치스루 발생을 방지하는 것이 가능하지만, 센스 트랜지스터의 스레솔드전압도 함께 증가하므로 도 2에 도시된 온셀의 특성이 우측(+)방향으로 이동하여 낮은 Vcc 리드 때에 온셀을 정확하게 식별할 수 없는 마진(margin) 부족이 발생한다. 결국, 종래의 제조방법에 의하면, 셀렉트 트랜지스터의 채널 길이를 축소하기가 어렵고 나아가 단위 메모리셀 사이즈의 축소에 어려움이 있다.However, according to the conventional method, it is possible to prevent the punch-through generation of the select transistor, but the threshold voltage of the sense transistor also increases, so that the characteristics of the on-cell shown in FIG. At the lead time, there is a lack of margin that cannot accurately identify the on-cell. As a result, according to the conventional manufacturing method, it is difficult to reduce the channel length of the select transistor, and furthermore, it is difficult to reduce the unit memory cell size.
따라서, 본 발명의 목적은 센스 트랜지스터의 스레솔드전압을 크게 증가시키지 않으면서도 셀렉트 트랜지스터의 펀치스루 발생을 억제하여 셀렉트 트랜지스터의 채널길이를 축소할 수 있도록 한 이이피롬 제조방법을 제공하는데 있다.Accordingly, it is an object of the present invention to provide a method for manufacturing an pyrom, which can reduce the channel length of a select transistor by suppressing the punch-through generation of the select transistor without significantly increasing the threshold voltage of the sense transistor.
도 1은 일반적인 이이피롬(EEPROM)의 구조를 나타낸 단면도.1 is a cross-sectional view showing the structure of a general EEPROM.
도 2는 일반적인 이이피롬의 온셀과 오프셀에서 센스라인전압과 비트라인전류의 관계를 나타낸 그래프.2 is a graph showing a relationship between a sense line voltage and a bit line current in on-cell and off-cell of a general Y pyrom.
도 3 내지 도 9는 본 발명에 의한 이이피롬 제조방법을 나타낸 단면공정도.3 to 9 is a cross-sectional process diagram showing a method for producing ypyrom according to the present invention.
이와 같은 목적을 달성하기 위한 본 발명에 의한 이이피롬의 제조방법은Method for producing ypyrom according to the present invention for achieving the above object
제 1 도전형 반도체기판의 액티브영역 상에 센스 트랜지스터의 게이트 절연막인 제 1 절연막을 적층하고 상기 센스 트랜지스터의 스레솔드전압을 조절하기 위해 상기 반도체기판의 전면에 제 1 도전형 불순물을 제 1 이온주입을 실시하는 단계;In order to stack a first insulating film, which is a gate insulating film of a sense transistor, on an active region of a first conductive semiconductor substrate, and to control a threshold voltage of the sense transistor, a first conductive impurity is implanted into the front surface of the semiconductor substrate. Performing;
상기 반도체기판의 일부 영역에 도전성 접합을 형성하기 위해 고농도의 제 2 도전형 셀 확산영역을 형성하는 단계;Forming a high concentration of a second conductivity type cell diffusion region to form a conductive junction in a portion of the semiconductor substrate;
상기 셀 확산영역 상에 턴넬링 산화막을 형성하는 단계;Forming a tunneling oxide film on the cell diffusion region;
상기 턴넬링 산화막 상에 플로우팅 게이트의 패턴과 그 위의 층간절연막의 패턴을 형성하는 단계;Forming a pattern of a floating gate and a pattern of an interlayer insulating layer thereon on the turnneling oxide film;
상기 플로우팅 게이트의 패턴을 마스크층으로 이용하여 상기 반도체기판의 표면 농도를 증가시키기 위해 제 1 도전형 불순물을 제 2 이온주입을 실시하는 단계;Performing second ion implantation of a first conductivity type impurity to increase the surface concentration of the semiconductor substrate using the pattern of the floating gate as a mask layer;
상기 플로우팅 게이트의 패턴 외측의 반도체기판에 셀랙트 트랜지스터를 위한 게이트 절연막인 제 2 절연막을 형성하는 단계;Forming a second insulating film, which is a gate insulating film for a select transistor, on a semiconductor substrate outside the pattern of the floating gate;
상기 층간절연막의 패턴 상에 콘트롤 게이트의 패턴을 형성함과 아울러 상기 제 2 절연막 상에 선택적으로 상기 셀렉트 트랜지스터의 게이트 전극의 패턴을 형성하는 단계; 그리고Forming a pattern of a control gate on the pattern of the interlayer insulating film and selectively forming a pattern of a gate electrode of the select transistor on the second insulating film; And
상기 플로우팅 게이트의 패턴과 상기 게이트 전극의 패턴을 마스크층으로 이용하여 고 항복전압의 확산영역을 위한 제 2 도전형 불순물을 제 3 이온주입하는 단계를 포함하는 것을 특징으로 한다.And a third ion implantation of the second conductivity type impurity for the diffusion region of the high breakdown voltage using the pattern of the floating gate and the pattern of the gate electrode as a mask layer.
바람직하게는 상기 제 2 이온주입을 30∼100KeV의 에너지와 1.0e11∼1.0e12의 도즈(dose)로 실시한다. 또한, 상기 제 1 이온주입을 50∼100KeV의 에너지와 1.0e11∼1.0e12의 도즈(dose)로 실시한다.Preferably, the second ion implantation is performed at an energy of 30 to 100 KeV and a dose of 1.0e11 to 1.0e12. In addition, the first ion implantation is performed at an energy of 50 to 100 KeV and a dose of 1.0e11 to 1.0e12.
이하, 본 발명에 의한 이이피롬의 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, a method for preparing ypyrom according to the present invention will be described in detail with reference to the accompanying drawings.
도 3 내지 도 9는 본 발명에 의한 이이피롬의 제조방법을 나타낸 단면공정도이다. 종래의 부분과 동일한 부분에는 동일한 부호를 부여한다.3 to 9 is a cross-sectional process diagram showing a method for producing ypyrom according to the present invention. The same code | symbol is attached | subjected to the part same as a conventional part.
도 3에 도시된 바와 같이, 먼저, 통상적인 공정을 이용하여 제 1 도전형, 예를 들어 P형 실리콘기판(10)의 액티브영역들을 아이솔레이션하기 위해 실리콘기판(10)의 필드영역에 아이솔레이션층(도시 안됨)을 형성한다.As shown in FIG. 3, first, an isolation layer (not shown) in the field region of the silicon substrate 10 is used to isolate the active regions of the first conductivity type, for example, P-type silicon substrate 10 using a conventional process. Not shown).
이후, 실리콘기판(10)의 액티브영역 상에 센스 트랜지스터의 게이트 산화막으로서 제 1 절연막(11)을 200∼500Å의 두께로 성장시키고 메모리 트랜지스터의 스레솔드전압을 조절하기 위해 실리콘기판(10)의 전면에 P형 불순물을 제 1 이온주입을 실시한다. 여기서, 50∼150KeV의 에너지와 1.0e11∼1.0e12의 도즈(dose)로 제 1 이온주입을 실시한다.Subsequently, the first insulating film 11 is grown to a thickness of 200 to 500 mA as a gate oxide film of the sense transistor on the active region of the silicon substrate 10 and the front surface of the silicon substrate 10 is adjusted to control the threshold voltage of the memory transistor. The first ion implantation is performed on P-type impurities. Here, the first ion implantation is performed at an energy of 50 to 150 KeV and a dose of 1.0e11 to 1.0e12.
도 4에 도시된 바와 같이, 그런 다음, 향후 형성될 턴넬링 산화막 아래의 실리콘기판(10)에 도전성 접합을 형성하기 위해 사진공정을 이용하여 턴넬링 산화막이 형성될 영역 상에 감광막(12)의 창이 위치하는 감광막(12)의 패턴을 제 1 절연막(11) 상에 형성한다.As shown in FIG. 4, the photoresist film 12 is then formed on the region where the turnneling oxide film is to be formed by using a photolithography process to form a conductive junction on the silicon substrate 10 under the future turnneling oxide film. The pattern of the photosensitive film 12 in which a window is located is formed on the first insulating film 11.
이어서, 감광막(12)의 패턴을 마스크층으로 이용하여 후속의 공저에서 형성될 도 6의 셀 N+영역(13)을 위한 실리콘기판(10)의 일부 영역에 N형 불순물을 고농도로 이온주입한다.Subsequently, a high concentration of N-type impurities are implanted into a portion of the silicon substrate 10 for the cell N + region 13 of FIG. 6 to be formed at a subsequent bottom using the pattern of the photosensitive film 12 as a mask layer.
도 5에 도시된 바와 같이, 이후, 도 4의 감광막(12)의 패턴을 제거하고 상기 턴넬링 산화막의 형성을 위한 턴넬링영역을 한정하기 위해 감광막(14)의 창이 도 6의 셀 N+영역(13)의 일부 상에 위치하는 감광막(14)의 패턴을 제 1 절연막(11) 상에 형성하고 이를 마스크층으로 이용하여 창 내의 노출된 제 1 절연막(11)을 그 아래의 실리콘기판(10)이 노출될 때까지 식각한다.As shown in FIG. 5, the window of the photosensitive film 14 is then removed to define the turnneling area for removing the pattern of the photosensitive film 12 of FIG. A pattern of the photosensitive film 14 positioned on a portion of the 13 is formed on the first insulating film 11 and the exposed first insulating film 11 in the window is used as the mask layer to form the silicon substrate 10 below it. Etch until it is exposed.
도 6에 도시된 바와 같이, 이어서, 도 5의 감광막(14)의 패턴을 제거하고 산화공정을 이용하여 기 노출된 턴넬링영역의 실리콘기판(10)에 50∼70Å두께의 얇은 턴넬링 산화막(15)을 형성한다.As shown in FIG. 6, a thin turnneling oxide film having a thickness of 50 to 70 microseconds is formed on the silicon substrate 10 of the previously exposed turnneling region by removing the pattern of the photosensitive film 14 of FIG. 5 and using an oxidation process. 15).
이때, 턴넬링 산화막(15)이 형성되는 동안 기 이온주입된 N형 불순물이 확산하여 셀 N+영역(13)이 턴넬링 산화막(15) 아래에 형성된다.At this time, the N-type impurity implanted with the ion is diffused while the tunneling oxide film 15 is formed, and the cell N + region 13 is formed below the tunneling oxide film 15.
도 7에 도시된 바와 같이, 그런 다음, 턴넬링 산화막(15)을 포함한 제 1 절연막(11) 상에 플로우팅 게이트(19)의 패턴을 위한 폴리실리콘을 예를 들어 1500Å의 두께로 적층하고 그 위에 ONO(oxide-nitride-oxide) 구조의 층간절연막(17)을 예를 들어 200Å의 두께로 적층한다.As shown in FIG. 7, polysilicon for the pattern of the floating gate 19 is then laminated on the first insulating film 11 including the turnneling oxide film 15 to a thickness of, for example, 1500 kPa. An interlayer insulating film 17 having an oxide-nitride-oxide (ONO) structure is stacked thereon, for example, at a thickness of 200 mW.
이후, 플로우팅 게이트 영역에만 감광막(도시 안됨)의 패턴을 형성하고 이를 마스크층으로 이용하여 층간절연막과 폴리실리콘을 순차적으로 식각함으로써 플로우팅 게이트(19)의 패턴층간절연막(17)의 패턴과 플로우팅 게이트(19)의 패턴을 형성한다.Subsequently, a pattern of a photoresist film (not shown) is formed only in the floating gate region, and the interlayer insulating film and the polysilicon are sequentially etched using the pattern as a mask layer to thereby pattern and flow the pattern interlayer insulating film 17 of the floating gate 19. The pattern of the gate 19 is formed.
이어서, 플로우팅 게이트(19)의 패턴 외측의 제 1 절연막(11)을 그 아래의 실리콘기판(10)이 노출될 때까지 습식식각한 후 상기 감광막의 패턴을 제거한다.Subsequently, the first insulating film 11 outside the pattern of the floating gate 19 is wet etched until the silicon substrate 10 below is exposed, and then the pattern of the photoresist film is removed.
그런 다음, 셀렉트 트랜지스터의 스레솔드전압을 조절하기 위해 층간절연막(17)의 패턴과 플로우팅 게이트(19)의 패턴을 마스크층으로 이용하여 실리콘기판(10)에 P형 불순물을 저농도로 제 2 이온주입한다. 여기서, 30∼100KeV의 에너지와 1.0e11∼1.0e12의 도즈(dose)로 제 2 이온주입을 실시하는 것이 바람직하다.Subsequently, in order to control the threshold voltage of the select transistor, P-type impurities are formed on the silicon substrate 10 at low concentration by using the pattern of the interlayer insulating film 17 and the pattern of the floating gate 19 as mask layers. Inject. Here, it is preferable to perform the second ion implantation with an energy of 30 to 100 KeV and a dose of 1.0e11 to 1.0e12.
따라서, 본 발명은 종래와 달리 플로우팅 게이트 영역 이외의 실리콘기판(10)의 표면 농도만을 증가시키므로 센스 트랜지스터의 스레솔드전압을 증가시키지 않은 채 셀렉트 트랜지스터의 스레솔드전압만을 증가시킬 수 있다. 이는 도 3에 도시된 온셀의 특성곡선이 우측(+)방향으로 이동하는 것을 억제하여 낮은 Vcc 리드 때에 온셀을 정확하게 식별할 수 있는 마진을 충분히 확보하여 줌을 의미한다.Accordingly, the present invention increases only the surface concentration of the silicon substrate 10 other than the floating gate region unlike the conventional art, and thus increases only the threshold voltage of the select transistor without increasing the threshold voltage of the sense transistor. This means that the characteristic curve of the on-cell shown in FIG. 3 is prevented from moving to the right (+) direction, thereby sufficiently securing a margin for accurately identifying the on-cell at a low Vcc lead.
결국, 본 발명은 센스 트랜지스터의 스레솔드전압을 크게 증가시키지 않으면서도 셀렉트 트랜지스터의 펀치스루 발생을 억제하여 셀렉트 트랜지스터의 채널 길이를 용이하게 축소할 수 있고 나아가 단위 메모리셀 사이즈를 용이하게 축소할 수 있다.As a result, the present invention can easily reduce the channel length of the select transistor by suppressing the punch-through generation of the select transistor without significantly increasing the threshold voltage of the sense transistor, and further, can easily reduce the unit memory cell size. .
도 8에 도시된 바와 같이, 이후, 콘트롤 게이트(19)와 층간절연막(17)을 마스크층으로 이용하여 제 2 절연막(11)을 그 아래의 실리콘기판(10)의 표면이 노출될 때까지 식각한다.As shown in FIG. 8, the second insulating film 11 is then etched using the control gate 19 and the interlayer insulating film 17 as a mask layer until the surface of the silicon substrate 10 is exposed. do.
그런 다음, 실리콘기판(10)의 노출된 영역 상에 셀렉트 트랜지스터의 게이트 산화막인 제 2 절연막(21)을 250Å 두께로 성장한다.Then, on the exposed region of the silicon substrate 10, the second insulating film 21, which is a gate oxide film of the select transistor, is grown to a thickness of 250 Å.
상기 결과 구조물 상에 센스 트랜지스터의 콘트롤 게이트와 셀렉트 트랜지스터의 게이트전극을 위한 폴리실리콘을 적층한다. 이어서, 사진식각공정을 이용하여 상기 폴리실리콘을 선택적으로 식각하여 플로우팅 게이트(19)의 패턴 상에 위치하는 콘트롤 게이트(23)의 패턴을 형성하고 아울러 게이트 전극을 위한 영역의 제 2 절연막(21) 상에 게이트 전극(25)의 패턴을 형성한다.Polysilicon for the control gate of the sense transistor and the gate electrode of the select transistor are stacked on the resultant structure. Subsequently, the polysilicon is selectively etched using a photolithography process to form a pattern of the control gate 23 positioned on the pattern of the floating gate 19, and the second insulating layer 21 in the region for the gate electrode. ), A pattern of the gate electrode 25 is formed.
이어서, 콘트롤 게이트(23)의 패턴과 게이트 전극(25)의 패턴을 마스크층으로 이용하여 도 9에 도시된 고 항복전압의 N-확산영역(27)을 형성하기 위해 N형 불순물을 저농도로 제 3 이온주입한다.Subsequently, using the pattern of the control gate 23 and the pattern of the gate electrode 25 as a mask layer, N-type impurities are removed at low concentration to form the N-diffusion region 27 of the high breakdown voltage shown in FIG. 3 Ion implantation.
도 9에 도시된 바와 같이, 상기 제 3 이온주입된 불순물을 확산하여 소오스라인(29)과 비트라인(31)을 감싸는 고 항복전압의 N-확산영역을 각각 형성한다. 이때, 셀 N+확산영역(13)과 이에 일체로 연결되는 고 항복전압의 N-확산영역을 형성한다.As shown in FIG. 9, the third ion-implanted impurities are diffused to form N-diffusion regions of high breakdown voltage surrounding the source line 29 and the bit line 31, respectively. At this time, a cell N + diffusion region 13 and an N-diffusion region of high breakdown voltage connected thereto are formed.
이후, 상기 결과 구조물 상에 고온산화막과 같은 절연막을 적층하고 이를 에치백하여 플로우팅 게이트(19) 및 콘트롤 게이트(23)의 측벽에 스페이서(27)를 형성함과 아울러 게이트 전극(25)의 측벽에도 스페이서(27)를 형성한다.Thereafter, an insulating film, such as a high temperature oxide film, is stacked on the resultant structure and etched back to form spacers 27 on sidewalls of the floating gate 19 and the control gate 23, and the sidewalls of the gate electrode 25. The spacer 27 is also formed.
그런 다음, 스페이서(27)와 콘트롤 게이트(23) 및 게이트 전극(25)을 연속하여 마스킹하도록 감광막의 패턴(도시 안됨)을 형성하고 이를 마스크층으로 이용하여 N+확산영역을 형성하기 위해 N형 불순물을 고농도로 이온주입하고 이를 확산한다. 따라서, 소오스라인(29)과 비트라인(31)을 위한 각각의 N+확산영역이 상기 고 항복전압의 N-확산영역에 감싸진다.Then, a pattern of a photoresist film (not shown) is formed to continuously mask the spacer 27, the control gate 23, and the gate electrode 25, and using this as a mask layer, an N-type impurity to form an N + diffusion region. Ion implanted at high concentration and diffused. Thus, each N + diffusion region for the source line 29 and the bit line 31 is wrapped in the N-diffusion region of the high breakdown voltage.
이어서, 상기 결과 구조물 상에 평탄화를 위한 층간절연막을 두껍게 적층하고 통상의 금속배선공정을 실시하여 이이피롬 셀을 완성한다.Subsequently, an interlayer insulating film for planarization is thickly stacked on the resultant structure, and a conventional metallization process is performed to complete an ipyrom cell.
이상에서 살펴본 바와 같이, 본 발명에 의하면, 실리콘기판(10)실리콘기판의 액티브영역에 센스 트랜지스터의 게이트 산화막을 형성한 후 액티브영역의 전면에 센스 트랜지스터의 스레솔드전압을 조절하기 위한 제 1 이온주입을 실시하고, 턴넬링영역의 실리콘기판에 도전성 접합을 형성하기 위한 셀 N+ 이온주입을 실시하고, 턴넬링영역의 실리콘기판에 턴넬링 산화막을 형성하고, 센스트랜지스터의 플로우팅 게이트의 패턴과 그 위에 층간절연막을 형성하고, 셀렉트 트랜지스터의 스레솔드전압을 조절하기 위해 플로우팅 게이트 영역을 제외한 영역의 실리콘기판의 농도를 높이기 위한 제 2 이온주입을 실시한다.As described above, according to the present invention, after forming the gate oxide film of the sense transistor in the active region of the silicon substrate 10, the first ion implantation for adjusting the threshold voltage of the sense transistor on the front of the active region Cell N + ion implantation for forming a conductive junction on the silicon substrate in the tunneling region, forming a tunneling oxide film on the silicon substrate in the tunneling region, and forming a pattern on the floating gate of the sense transistor A second ion implantation is performed to increase the concentration of the silicon substrate in the region other than the floating gate region in order to form an interlayer insulating film and to control the threshold voltage of the select transistor.
따라서, 본 발명은 센스 트랜지스터의 스레솔드전압을 크게 증가시키지 않으면서도 셀렉트 트랜지스터의 펀치스루발생을 억제하여 셀렉트 트랜지스터의 채널길이를 축소하고 나아가 단위 메모리셀의 사이즈를 축소할 수 있다.Accordingly, the present invention can suppress the occurrence of punchthrough of the select transistor without significantly increasing the threshold voltage of the sense transistor, thereby reducing the channel length of the select transistor and further reducing the size of the unit memory cell.
한편, 본 발명은 도면에 도시된 바람직한 예를 기준으로 기술하고 있으나 이에 한정되지 않으며 발명의 사상을 벗어나지 않는 범위 내에서 본 발명이 속하는 분야에서 통상의 지식을 갖는 자에 의해 다양한 변형과 개량이 가능함은 당연하다.On the other hand, the present invention is described based on the preferred example shown in the drawings, but not limited to this and various modifications and improvements are possible by those skilled in the art to which the present invention belongs without departing from the spirit of the invention. Of course.
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