KR20000074353A - A method for fabricating a TFT - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 50
- 229910052751 metal Inorganic materials 0.000 claims abstract description 34
- 239000002184 metal Substances 0.000 claims abstract description 34
- 238000007772 electroless plating Methods 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 claims abstract description 18
- 239000010409 thin film Substances 0.000 claims abstract description 15
- 239000010408 film Substances 0.000 claims description 23
- 239000007769 metal material Substances 0.000 claims description 14
- 239000003054 catalyst Substances 0.000 claims description 8
- 238000007747 plating Methods 0.000 claims description 8
- 238000009713 electroplating Methods 0.000 claims description 6
- 229910052737 gold Inorganic materials 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 5
- 229910052763 palladium Inorganic materials 0.000 claims description 5
- 229910052697 platinum Inorganic materials 0.000 claims description 5
- 229910052804 chromium Inorganic materials 0.000 claims description 4
- 230000001681 protective effect Effects 0.000 claims description 4
- 230000009467 reduction Effects 0.000 claims description 4
- 229910052709 silver Inorganic materials 0.000 claims description 4
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 238000002161 passivation Methods 0.000 claims description 3
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 2
- 229910004205 SiNX Inorganic materials 0.000 claims description 2
- 229910004156 TaNx Inorganic materials 0.000 claims description 2
- 229910004158 TaO Inorganic materials 0.000 claims description 2
- 229910010421 TiNx Inorganic materials 0.000 claims description 2
- 229910045601 alloy Inorganic materials 0.000 claims description 2
- 239000000956 alloy Substances 0.000 claims description 2
- VNNRSPGTAMTISX-UHFFFAOYSA-N chromium nickel Chemical compound [Cr].[Ni] VNNRSPGTAMTISX-UHFFFAOYSA-N 0.000 claims description 2
- 229910001120 nichrome Inorganic materials 0.000 claims description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 230000008569 process Effects 0.000 abstract description 11
- 238000001704 evaporation Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 89
- 239000004065 semiconductor Substances 0.000 description 10
- 239000004973 liquid crystal related substance Substances 0.000 description 9
- 238000000151 deposition Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 239000010949 copper Substances 0.000 description 6
- 239000010953 base metal Substances 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 239000011241 protective layer Substances 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000004381 surface treatment Methods 0.000 description 4
- 150000003839 salts Chemical class 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000000536 complexating effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
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Abstract
Description
본 발명은 박막트랜지스터 제조방법에 관한 것으로 특히. 대면적 디스플레이 소자에 적용가능하도록 저저항 배선을 가지는 박막트랜지스터의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a thin film transistor, in particular. A method of manufacturing a thin film transistor having a low resistance wiring to be applicable to a large area display device.
박막트랜지스터를 스위칭소자로 사용하는 디스플레이 소자의 예로는 능동형 매트릭스 액정표시장치(이하, 액정표시장치라 함)가 있다. 액정표시장치가 상업적으로 이용된 것은 20여년이 되지만, 소면적 화면, 예를 들어, 시계, 계산기, 지시표를 위한 보조기구등으로 사용되는 등 크기면에서 제한이 따랐다. 그러나 최근에는 기술의 개발 및 발전으로 대면적 화면의 구현이 가능하다.An example of a display device using a thin film transistor as a switching device is an active matrix liquid crystal display device (hereinafter referred to as a liquid crystal display device). The liquid crystal display has been in commercial use for over 20 years, but has been limited in size, such as being used as a small area display such as a watch, a calculator, an aid for indicators, and the like. Recently, however, large-scale screens can be realized due to the development and development of technology.
대면적 화면을 추구하는 경향에 있어서의 액정표시장치는 화소 어레이에 인가되는 데이터 혹은 게이트 신호가 원거리에 위치하는 화소에도 양호하게 전달되도록 제조되어야 한다. 따라서 화소 각각에 연결되는 신호선 혹은, 주사선을 저저항을 가지도록 형성하는 것이 유리하다. 이를 위하여, 저저항 금속물질을 사용하여 신호선 혹은 주사선을 형성한다. 그러나 저저항 특성을 가지는 금속물질은 기판과의 접착특성아 불량하거나, 다른 막과의 상호작용에 의하여 액정표시장치의 결함으로 작용하는 경우가 발생한다. 따라서, 저저항 금속물질을 사용하여 배선을 형성하는 경우에는 통상의 금속물질층 상에 저저항 금속층을 위치시키는 이중층 이상의 층구조를 가지게 한다.The liquid crystal display device in a tendency to pursue a large area screen should be manufactured so that data or gate signals applied to the pixel array are well transmitted to pixels located at a far distance. Therefore, it is advantageous to form a signal line or a scanning line connected to each pixel to have a low resistance. To this end, a signal line or a scan line is formed using a low resistance metal material. However, a metal material having low resistance may have poor adhesion characteristics to a substrate or may act as a defect of a liquid crystal display device due to interaction with another film. Therefore, when the wiring is formed using the low resistance metal material, it has a double layer or more layer structure in which the low resistance metal layer is positioned on the normal metal material layer.
도 1a부터 도 1d는 종래 기술에 따른 박막트랜지스터 제조공정도를 나타낸 것이다.1A to 1D show a process chart of manufacturing a thin film transistor according to the prior art.
도 1a를 참조하면, 절연기판(100) 상에, ITO, Al, Cr, Ta등과 같은 통상의 금속물질을 사용하여 게이트전극(11)을 형성한다. 이어서, 게이트전극(11)을 덮는 저저항 금속층(12)을 형성한다.Referring to FIG. 1A, the gate electrode 11 is formed on the insulating substrate 100 using a conventional metal material such as ITO, Al, Cr, Ta, or the like. Subsequently, the low resistance metal layer 12 covering the gate electrode 11 is formed.
저저항 금속층(12)을 형성하는 방법으로는 (1) 게이트전극(11) 상에 스퍼터링 기술에 의하여 저저항 금속층을 증착한 후에 사진식각하거나, (2) 저저항 금속물질을 포함하는 용액 예를 들어, 구리도금액을 사용하여 게이트전극(11) 상에 전해도금법으로 구리도금을 하거나, (3) 금속막을 퇴적하지 않을 영역 즉, 비게이트전극영역을 감광막으로 코팅한 후, 무전해 도금법을 이용하여 게이트전극(11) 상에 구리도금을 하는 방법이 있다.The low resistance metal layer 12 may be formed by (1) depositing a low resistance metal layer on the gate electrode 11 by sputtering, followed by photolithography, or (2) a solution containing a low resistance metal material. For example, copper plating may be performed on the gate electrode 11 using a copper plating solution by electroplating, or (3) an area where no metal film is to be deposited, that is, a non-gate electrode region is coated with a photosensitive film, followed by electroless plating. There is a method of copper plating on the gate electrode (11).
도 1b를 참조하면, 저저항 금속층(12)을 포함하는 기판의 노출된 전면에 게이트절연막(13)과 반도체층 및 불순물이 도핑된 반도체층을 연속적으로 증착한다. 이어서, 불순물이 도핑된 반도체층과 반도체층을 순차적으로 식각하여 오믹콘택층(14)과 활성층(15)을 형성한다.Referring to FIG. 1B, a gate insulating layer 13, a semiconductor layer, and a semiconductor layer doped with impurities are sequentially deposited on an exposed entire surface of the substrate including the low resistance metal layer 12. Subsequently, the ohmic contact layer 14 and the active layer 15 are formed by sequentially etching the semiconductor layer and the semiconductor layer doped with impurities.
도 1c를 참조하면, 오믹콘택층(15) 및 활성층(14)을 포함하는 기판의 노출된 전면 상에 도전층을 증착한 후 사진식각하여 소오스전극(16S)과 드레인전극(16D)을 형성한다. 이어서, 소오스전극(16S)과 드레인전극(16D)을 마스크로하여 오믹콘택층(15)의 노출된 부분을 제거한다.Referring to FIG. 1C, a conductive layer is deposited on an exposed front surface of a substrate including an ohmic contact layer 15 and an active layer 14, and then photo-etched to form a source electrode 16S and a drain electrode 16D. . Next, the exposed portion of the ohmic contact layer 15 is removed using the source electrode 16S and the drain electrode 16D as a mask.
도 1d를 참조하면, 소오스전극(16S)과 드레인전극(16D)을 포함하는 기판의 노출된 전면을 덮는 보호막(17)을 형성한 후, 보호막(17)을 사진식각하여 드레인전극(16D)을 노출시키는 콘택홀을 형성한다. 이어서, 드레인전극(16D)에 연결되는 화소전극(18)을 형성한다.Referring to FIG. 1D, after forming the passivation layer 17 covering the exposed entire surface of the substrate including the source electrode 16S and the drain electrode 16D, the passivation layer 17 is photographed to etch the drain electrode 16D. A contact hole for exposing is formed. Subsequently, the pixel electrode 18 connected to the drain electrode 16D is formed.
그러나 상술한 바와 같은 종래 기술에서는 저저항 게이트 배선을 형성하는 과정에서 제조공정상의 다음과 같은 문제점이 발생된다. (1) 스퍼터링에 의하여 저저항 금속층을 형성하는 경우에는 진공 스퍼터링 장비를 사용하기 때문에 저저항 금속물질이 장비에 잔존하게 되어 후속막 증착시. 후속막을 오염시킨다. 또한, 게이트 배선의 에치 프로파일을 불량하게 만들기 때문에 후속막의 스텝커버리지에 불량을 일으킨다. (2) 전해도금법에 의하여 게이트전극 상에 저저항 금속층을 형성하는 경우에는 전장의 편차에 의하여 도금되는 금속층의 두께 편차가 심하게 일어나 배선불량을 야기한다. (3) 감광막패턴을 이용한 무전해도금에 의하여 저저항 금속층을 형성하는 경우에는 별도의 포토마스크를 사용하고 감광막을 패터닝하는 공정을 진행해야 하기 때문에 공정이 복잡해지고 공정단가가 높아진다는 문제가 있다.However, in the prior art as described above, the following problems occur in the manufacturing process in the process of forming the low resistance gate wiring. (1) In the case of forming the low resistance metal layer by sputtering, since the vacuum sputtering equipment is used, the low resistance metal material remains in the equipment, and the subsequent film deposition. Contaminate subsequent membranes. In addition, since the etch profile of the gate wiring is made poor, the step coverage of the subsequent film is bad. (2) In the case where the low resistance metal layer is formed on the gate electrode by the electroplating method, the thickness variation of the plated metal layer is severely caused by the variation of the electric field, resulting in poor wiring. (3) When the low-resistance metal layer is formed by electroless plating using a photoresist pattern, a process of complexing the process and increasing the cost is required because a process of patterning the photoresist is performed using a separate photomask.
본 발명은 종래 기술에 따른 문제점을 해결하는 박막트랜지스터의 제조방법을 제공하고자 한다.The present invention is to provide a method for manufacturing a thin film transistor to solve the problem according to the prior art.
본 발명은 별도의 마스크 공정을 진행하지 않고서도 게이트배선 상에만 선택적으로 무전해도금에 의하여 저저항 금속층을 증착함으로써, 저저항 배선을 요구하는 대면적 화면의 소자에 적용이 가능한 박막트랜지스터 제조방법을 제공하고자 한다.The present invention provides a method of manufacturing a thin film transistor that can be applied to a large area screen element requiring low resistance wiring by selectively depositing a low resistance metal layer by electroless plating only on a gate wiring without performing a separate mask process. To provide.
상기 목적을 달성하기 위하여 본 발명은 기판 상에 제 1 게이트전극을 형성하는 단계와, 상기 제 1 게이트전극을 덮는 제 2 게이트전극을 마스크를 사용하지 않고 무전해도금법에 의하여 형성하는 단계와, 상기 제 2 게이트전극을 덮는 게이트절연막을 형성하는 단계와, 상기 게이트절연막 상에 활성층을 형성하는 단계와, 상기 활성층 상에 전기적으로 연결되는 소오스전극 및 드레인전극을 형성하는 단계를 포함하는 박막트랜지스터 제조방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of forming a first gate electrode on a substrate, forming a second gate electrode covering the first gate electrode by an electroless plating method without using a mask, and Forming a gate insulating film covering a second gate electrode, forming an active layer on the gate insulating film, and forming a source electrode and a drain electrode electrically connected to the active layer. To provide.
이 때, 상기 제 2 게이트전극의 형성공정은 환원촉매제를 함유한 용액에 상기 기판을 담그어 상기 제 1 게이트전극을 표면처리하는 단계와, 상기 표면처리된 제 1 게이트전극에 무전해 도금을 진행하는 단계를 포함할 수 있다.At this time, the step of forming the second gate electrode is to immerse the substrate in a solution containing a reducing catalyst to surface-treat the first gate electrode, and to perform electroless plating on the surface-treated first gate electrode It may include a step.
도 1a부터 도 1d는 종래 기술에 따른 박막트랜지스터 제조공정도1a to 1d is a manufacturing process diagram of a thin film transistor according to the prior art
도 2a부터 도 2e는 본 발명에 따른 박막트랜지스터의 제조공정도2a to 2e is a manufacturing process diagram of a thin film transistor according to the present invention
도 3은 무전해 도금을 위한 게이트전극의 표면처리 작업을 개략적으로 나타낸 도면3 is a view schematically showing a surface treatment operation of a gate electrode for electroless plating
이하, 첨부된 도면을 참조하여 본 발명을 설명하면 다음과 같다.Hereinafter, the present invention will be described with reference to the accompanying drawings.
도 2a부터 도 2e는 본 발명에 따른 박막트랜지스터의 제조공정을 나타낸 도면이다.2A to 2E are views illustrating a manufacturing process of a thin film transistor according to the present invention.
도 2a를 참조하면, 기판(100) 상에 통상의 도전물질을 사용하여 게이트전극의 하지층에 해당하는 베이스(base) 도전층(21-1)을 형성하고, 저저항 금속물질을 사용하는 무전해 도금작업을 진행하여 베이스 도전층(21-1)을 덮는 저저항 금속층(21-2)을 형성한다. 이와 같이, 게이트를 베이스 금속층과 저저항 금속층을 사용하는 이중층의 구조로 형성할 경우에는 원거리에도 신호를 균일하게 보낼 수 있어서 대면적 화면의 소자에 적용이 가능하다.Referring to FIG. 2A, a base conductive layer 21-1 corresponding to a base layer of a gate electrode is formed on a substrate 100 by using a conventional conductive material, and an electroless using a low resistance metal material. The plating is performed to form a low resistance metal layer 21-2 covering the base conductive layer 21-1. As described above, when the gate is formed in a double layer structure using a base metal layer and a low resistance metal layer, a signal can be uniformly transmitted over a long distance, and thus it can be applied to a large-area screen device.
베이스 도전층(21-1)은 통상의 도전배선 형성방법과 같이, 도전물질층을 증착한 후, 사진식각하여 형성한다. 베이스 도전층(21-1)은 Ni, Cr, W, Mo, Co, Al, NiCr, Pd, Pt, Ag, Au, 이들 중의 하나 혹은 둘 이상의 합금, 구리합금 혹은, ITO등과 같은 도전물질을 사용하여 형성할 수 있다.The base conductive layer 21-1 is formed by depositing a conductive material layer and photolithography as in a conventional conductive wiring forming method. The base conductive layer 21-1 uses a conductive material such as Ni, Cr, W, Mo, Co, Al, NiCr, Pd, Pt, Ag, Au, one or more of these alloys, copper alloy, or ITO. Can be formed.
저저항 금속층(21-2)은 무전해 도금법에 의하여 베이스 도전층(21-1)의 표면 상에 형성된다. 무전해 도금은 전기전류를 사용하지 않고 도금하는 기술로, 도금될 기판 표면에 금속염을 위치시키고, 이 금속염으로 전해 도금액으로부터 전해될 금속을 환원시킴으로써 기판의 표면상에 전해될 금속을 도포하는 기술이다. 금속염으로는 환원촉매제가 사용되는데, 대표적인 물질로는 Pd, Pt, Au 등이 있다.The low resistance metal layer 21-2 is formed on the surface of the base conductive layer 21-1 by the electroless plating method. Electroless plating is a technique of plating without using an electric current, and is a technique of applying a metal to be electrolyzed on the surface of the substrate by placing a metal salt on the surface of the substrate to be plated and reducing the metal to be electrolyzed from the electrolytic plating solution with the metal salt. . Reducing catalyst is used as the metal salt, and representative materials include Pd, Pt, Au, and the like.
무전해 도금을 진행하기 위해서 베이스 도전층(21-1) 상에 환원촉매제를 형성해야 하는 표면처리작업을 실시하기도 한다. 베이스 도전층(21-1)의 표면처리는 도 3에 보인 바와 같이, 베이스 금속층(21-1)이 형성된 기판(200)을 환원촉매물질 예를 들어, Pd, Pt등을 함유한 도금용액(30)에 베이스 금속층(21-1)이 접촉할 수 있도록 잠기게 하여 환원촉매제가 베이스 금속층(21-1)의 표면에 위치하도록 하는 방식으로 진행된다.In order to proceed with electroless plating, a surface treatment operation in which a reducing catalyst must be formed on the base conductive layer 21-1 may be performed. As shown in FIG. 3, the surface treatment of the base conductive layer 21-1 is performed by plating the substrate 200 on which the base metal layer 21-1 is formed with a reducing solution such as Pd, Pt, or the like. 30 so that the base metal layer 21-1 is in contact with the base metal layer 21-1 so that the reduction catalyst is positioned on the surface of the base metal layer 21-1.
이와 같이, 표면처리된 베이스 도전층(21-1)이 있는 기판을 무전해 도금액 예를 들어, Cu, Al, Au, Ag 등과 같이 저저항 금속물질을 함유한 도금액에 담그어 환원촉매제에 의한 환원반응을 통하여 베이스 도전층(21-1)의 표면 상에만 있는 저저항 금속층(21-2) 예를 들어, Cu층, Al층, Au층, Ag층을 형성한다.As such, the substrate having the surface-treated base conductive layer 21-1 is immersed in a plating solution containing a low resistance metal material such as Cu, Al, Au, Ag, or the like, and then reduced by a reduction catalyst. The low-resistance metal layer 21-2, for example, a Cu layer, an Al layer, an Au layer, and an Ag layer, formed only on the surface of the base conductive layer 21-1 is formed through.
본 발명에 따른 무전해 도금법에 의하여 형성되는 저저항 금속층은 포토마스크(photo-mask)를 사용하지 않고, 직접 베이스 도전층(21-1) 상에만 선택적으로 형성된다. 따라서, 별도의 포토마스크를 사용해야 하는 종래의 무전해 도금기술에 비하여 제조공정을 단순화시킬 수 있다는 잇점이 있다.The low resistance metal layer formed by the electroless plating method according to the present invention is selectively formed only directly on the base conductive layer 21-1, without using a photo-mask. Therefore, there is an advantage that the manufacturing process can be simplified as compared with the conventional electroless plating technique that requires the use of a separate photomask.
Pd, Pt, Ag, Au등과 같이 환원촉매기능이 있는 금속물질로 베이스 도전층(21-1)을 형성한 경우에는 무전해 도금을 위한 표면처리작업을 생략할 수 있다.When the base conductive layer 21-1 is formed of a metal material having a reduction catalyst function such as Pd, Pt, Ag, Au, or the like, surface treatment for electroless plating may be omitted.
한편, 베이스 도전층(21-1)을 형성하기 전에, 기판(200) 상에 저저항 금속층인 알미늄층 혹은, 구리층의 구성물질이 기판(200)에 침투하는 것을 방지하기 위하여 확산방지막(도면미표시)을 형성할 수 있다.On the other hand, before forming the base conductive layer 21-1, to prevent the constituent material of the aluminum layer or the copper layer, which is a low-resistance metal layer on the substrate 200, to prevent the penetration of the material into the substrate 200 (Fig. Not displayed) can be formed.
확산방지막은 SiNx, TiNx, TaNx, TiO, TaO등과 같은 통상의 절연물질을 증착하여 형성할 수 있다.The diffusion barrier may be formed by depositing a conventional insulating material such as SiNx, TiNx, TaNx, TiO, TaO, or the like.
도 2b를 참조하면, 저저항 금속층(21-2)이 후속공정에서 타물질층과 반응하여 산화되거나, 저저항 금속층(21-2)의 구성물질이 타물질층에 침투하여 확산되는 것을 방지하기 위한 보호층(21-3)을 형성한다.Referring to FIG. 2B, to prevent the low resistance metal layer 21-2 from reacting with another material layer and oxidizing in a subsequent process, or the material of the low resistance metal layer 21-2 penetrating into the other material layer and being diffused. The protective layer 21-3 for this is formed.
보호층(21-3)은 Ni, Au, Sn, Zn, Ti, Ta등의 통상의 금속물질을 사용하여 저저항 금속층을 덮음으로써 형성할 수 있다. 이 때, 보호층(21-3)을 포토마스크 없이 진행되는 무전해 도금법에 의하여 저저항 금속층(21-2)을 형성하는 방법과 유사하게 공정을 진행하여 형성할 수 있다. 또한, 무전해도금기술과 전해도금기술을 순차적으로 사용하여 보호층(21-3)을 형성할 수 있다.The protective layer 21-3 can be formed by covering the low resistance metal layer using a conventional metal material such as Ni, Au, Sn, Zn, Ti, Ta, or the like. In this case, the protective layer 21-3 may be formed by performing a process similar to a method of forming the low resistance metal layer 21-2 by an electroless plating method without a photomask. In addition, the electroless plating technique and the electroplating technique may be sequentially used to form the protective layer 21-3.
따라서, 도면에 보인 바와 같이, 베이스 도전층(21-1), 저저항 금속층(21-2) 및 보호층(21-3)의 3중층으로 이루어지는 게이트 전극(21)을 마련할 수 있다.Therefore, as shown in the figure, the gate electrode 21 which consists of triple layers of the base conductive layer 21-1, the low resistance metal layer 21-2, and the protective layer 21-3 can be provided.
본 발명을 디스플레이 소자 예를 들어, 액정표시장치에 적용하는 경우에는 게이트전극에 연결되는 주사선을 저저항 특성을 가지게 형성할 수 있다. 따라서, 액정표시장치의 대면적화에 이룰 수 있다. 또한, 포토 마스크를 사용하지 않고서도 무전해 도금기술에 의하여 저저항 배선을 형성하기 때문에 제조공정을 단순화시킬 수 있다는 장점이 있다.When the present invention is applied to a display device, for example, a liquid crystal display, the scan line connected to the gate electrode can be formed to have low resistance. Therefore, the large area of the liquid crystal display device can be achieved. In addition, since the low resistance wiring is formed by the electroless plating technique without using the photo mask, there is an advantage that the manufacturing process can be simplified.
도 2c를 참조하면, 게이트전극(21)을 포함하는 기판의 노출된 전면을 덮는 게이트 절연막(24), 반도체층, 불순물이 도핑된 반도체층을 연속적으로 증착한다.Referring to FIG. 2C, the gate insulating layer 24 covering the exposed entire surface of the substrate including the gate electrode 21, the semiconductor layer, and the semiconductor layer doped with impurities are sequentially deposited.
이어서, 불순물이 도핑된 반도체층과 반도체층을 순차적으로 식각하여 오믹콘택층(26)과 활성층(25)을 형성한다.Subsequently, the ohmic contact layer 26 and the active layer 25 are formed by sequentially etching the semiconductor layer and the semiconductor layer doped with impurities.
게이트 절연막(24)은 실리콘 산화막 혹은, 실리콘 질화막과 같은 통상의 절연막을 사용하여 형성할 수 있다. 반도체층은 비정질 실리콘층 혹은, 다결정 실리콘층과 같은 통상의 반도체 물질층을 사용하여 형성할 수 있다.The gate insulating film 24 can be formed using a silicon oxide film or a normal insulating film such as a silicon nitride film. The semiconductor layer can be formed using an amorphous silicon layer or a conventional semiconductor material layer such as a polycrystalline silicon layer.
도 2d를 참조하면, 기판의 노출된 전면에 Mo, Cr, Ta등과 같은 통상의 금속물질을 사용하여 소오스 및 드레인 배선 형성용 금속층을 형성한 후, 이 금속층을 사진식각하여 소오스전극(27S)과 드레인전극(27D)을 형성한다.Referring to FIG. 2D, a source and drain wiring forming metal layer is formed on the exposed front surface of the substrate using a conventional metal material such as Mo, Cr, Ta, etc., and then the metal layer is photographed to etch the source electrode 27S. A drain electrode 27D is formed.
이어서, 소오스전극(27S)과 드레인전극(27D)의 사이에 위치하는 오믹콘택층(26)의 노출된 부분을 제거한다.Subsequently, an exposed portion of the ohmic contact layer 26 positioned between the source electrode 27S and the drain electrode 27D is removed.
도 2e를 참조하면, 소오스전극(27S)과 드레인전극(27D)을 포함하는 기판의 노출된 전면을 덮는 보호막(28)을 증착한 후, 보호막(28)에 드레인전극(27D)의 일부를 노출시키는 콘택홀을 형성한다. 이어서, 기판의 노출된 전면을 덮는 투명도전층을 증착한 다음 사진식각하여 노출된 드레인전극(27D)에 연결되는 화소전극(29)을 형성한다.Referring to FIG. 2E, after depositing a protective film 28 covering an exposed entire surface of the substrate including the source electrode 27S and the drain electrode 27D, a portion of the drain electrode 27D is exposed to the protective film 28. Contact holes are formed. Subsequently, a transparent conductive layer covering the exposed entire surface of the substrate is deposited and then etched to form a pixel electrode 29 connected to the exposed drain electrode 27D.
보호막(28)은 실리콘 질화막 혹은, 실리콘 산화막과 같은 무기절연막 혹은, 유기절연막을 사용하여 형성할 수 있다. 화소전극(29)은 ITO층과 같은 투명도전물질층을 사용하여 형성할 수 있다.The protective film 28 may be formed using a silicon nitride film, an inorganic insulating film such as a silicon oxide film, or an organic insulating film. The pixel electrode 29 may be formed using a transparent conductive material layer such as an ITO layer.
본 발명은 포토마스크를 사용하지 않는 무전해 도금법을 사용하여 다중층 구조의 게이트전극을 형성한다. 또한, 게이트전극의 전도특성 및 전극의 증착속도를 향상시키기 위하여 무전해도금기술 혹은, 전해도금기술을 순차적으로 사용하여 게이트전극의 각 금속층을 형성할 수 있다.The present invention forms a gate electrode of a multilayer structure by using an electroless plating method without using a photomask. In addition, in order to improve the conductivity of the gate electrode and the deposition rate of the electrode, electroless plating or electroplating may be sequentially used to form the metal layers of the gate electrode.
이러한 본 발명의 게이트전극 형성기술은 종래의 기술들에 의하여 게이트전극을 형성하는 경우에 발생되는 문제점을 모두 해결하면서 동시에 대면적 화면을 가지는 소자에 적용이 가능한 저저항 배선을 형성할 수 있다는 장점이 있다.The gate electrode forming technology of the present invention has the advantage that it is possible to form a low resistance wiring that can be applied to a device having a large area screen while solving all the problems caused when the gate electrode is formed by conventional techniques. have.
상술한 본 발명의 실시예에서는 게이트전극 혹은, 주사선에 있어서 포토마스크 없이 무전해 도금법에 의하여 저저항 금속층을 형성한 기술을 설명하였지만, 동일한 기술 내용은 소오스전극, 드레인전극 혹은, 신호선을 형성하는 경우에 적용할 수 있다.In the above-described embodiment of the present invention, a technique of forming a low resistance metal layer by an electroless plating method without a photomask in a gate electrode or a scanning line has been described. However, the same technique is used to form a source electrode, a drain electrode, or a signal line. Applicable to
본 발명은 제시된 실시예 뿐만이 아니라, 첨부된 특허청구범위 및 언급한 상술부분을 통하여 다양한 실시예로 구현될 수 있으며, 동업자에 의하여 다양한 방식으로 적용될 수 있다.The present invention can be implemented in various embodiments through the appended claims and the above-mentioned parts as well as the presented embodiments, and can be applied in various ways by its partners.
본 발명은 별도의 마스크 공정을 진행하지 않고서도 게이트배선 상에 선택적으로 무전해도금에 의하여 저저항 금속층을 증착할 수 있어서 박막트랜지스터의 제조공정을 단순화시킬 수 있다.According to the present invention, a low-resistance metal layer can be selectively deposited on the gate wirings by electroless plating without performing a separate mask process, thereby simplifying the manufacturing process of the thin film transistor.
본 발명을 디스플레이 소자 예를 들어, 액정표시장치에 적용하는 경우에는 게이트전극에 연결되는 주사선을 저저항 특성을 가지게 형성할 수 있다. 따라서, 액정표시장치의 대면적화에 이룰 수 있다. 또한, 포토 마스크를 사용하지 않고서도 무전해 도금기술에 의하여 저저항 배선을 형성하기 때문에 소자의 제조공정을 단순화시킬 수 있다는 장점이 있다.When the present invention is applied to a display device, for example, a liquid crystal display, the scan line connected to the gate electrode can be formed to have low resistance. Therefore, the large area of the liquid crystal display device can be achieved. In addition, since the low resistance wiring is formed by the electroless plating technique without using the photo mask, there is an advantage that the manufacturing process of the device can be simplified.
Claims (12)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990018248A KR100333248B1 (en) | 1999-05-20 | 1999-05-20 | A method for fabricating a TFT |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990018248A KR100333248B1 (en) | 1999-05-20 | 1999-05-20 | A method for fabricating a TFT |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000074353A true KR20000074353A (en) | 2000-12-15 |
| KR100333248B1 KR100333248B1 (en) | 2002-04-24 |
Family
ID=19586772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990018248A KR100333248B1 (en) | 1999-05-20 | 1999-05-20 | A method for fabricating a TFT |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100333248B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100729785B1 (en) * | 2003-12-31 | 2007-06-20 | 삼성전자주식회사 | Thin film transistor array panel and manufacturing method thereof |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100705620B1 (en) * | 2003-08-02 | 2007-04-11 | 비오이 하이디스 테크놀로지 주식회사 | Thin film transistor structure for protecting array panel and Method for fabricating thin film transistor |
| KR101085126B1 (en) * | 2005-02-14 | 2011-11-18 | 엘지디스플레이 주식회사 | Thin Film Transistor and Method for Manufacturing the Same |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02232935A (en) * | 1989-03-07 | 1990-09-14 | Matsushita Electric Ind Co Ltd | Thin film semiconductor element and manufacture thereof |
| JPH02237039A (en) * | 1989-03-09 | 1990-09-19 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| KR0161462B1 (en) * | 1995-11-23 | 1999-01-15 | 김광호 | Gate-pad forming method of liquid crystal display |
| KR19980063303A (en) * | 1996-12-31 | 1998-10-07 | 이대원 | Manufacturing method of semiconductor lead frame |
| KR100248121B1 (en) * | 1997-10-15 | 2000-03-15 | 구본준 | Thin film transistor and method of fabricating the same |
-
1999
- 1999-05-20 KR KR1019990018248A patent/KR100333248B1/en not_active IP Right Cessation
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| KR100729785B1 (en) * | 2003-12-31 | 2007-06-20 | 삼성전자주식회사 | Thin film transistor array panel and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100333248B1 (en) | 2002-04-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
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| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080401 Year of fee payment: 7 |
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