KR20000073897A - 반도체 소자분리 공정 중의 폴리실리콘 디펙트 방지를 위한 세정 방법 - Google Patents

반도체 소자분리 공정 중의 폴리실리콘 디펙트 방지를 위한 세정 방법 Download PDF

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Abstract

목적: 폴리실리콘막의 하부막인 산화막 형성 전에 행하여 실리콘 기판 상의 Cu 오염을 효과적으로 제거하여 폴리실리콘의 디펙트를 방지하도록 하는 반도체 소자분리 공정 중의 폴리실리콘 디펙트 방지를 위한 세정 방법에 관한 것이다.
구성: 선택 산화(SEPOX) 법에 의한 소자분리의 공정 단계에서, 버퍼층으로 사용되는 폴리실리콘막의 디펙트를 방지하기 위해 상기 폴리실리콘막의 하부막인 산화막 형성 전에 행하는 전처리 세정 공정으로서, 상기 산화막을 형성할 기판을 황산보일(HB)을 사용하여 습식 세정으로 행하도록 한다. 상기 세정 공정에 SC1(Standard Clean 1) 세정용액을 더 사용하여 행하거나, 여기에 희석 HF를 더 사용하여 행할 수 있다.
상기 황산보일을 사용하는 세정은 120℃ 온도에서 10분동안 행하고, 상기 SC1을 사용하는 세정은 70℃ 온도에서 10분 동안 행하며, 상기 희석 HF를 사용하는 세정은 25℃ 온도에서 30초 동안 행하되, 상기 희석 HF는 순수에 HF를 1000:1로 희석시킨 것을 사용한다. 상기 황산보일은 H2SO4:H2O2가 6:1 내지 4:1의 비율로 혼합된 것, 그리고 상기 SC1은 NH4OH:H2O2:H2O가 1:4:20의 비율로 혼합된 것 또는 χ:1:5의 비율로 혼합된 것을 사용한다.
효과 : 이상의 설명에서 알 수 있듯이 본 발명은 황산보일을 사용한 세정에 의해 산화막 형성 전에 Cu 오염을 제거하여 산화막의 상부막인 폴리실리콘막의 디펙트 발생을 방지할 수 있으므로 소자분리 후의 후속 공정에서 형성하는 배선 패턴의 단락 및 단선을 방지할 수 있고 또한 배선의 전기적 특성저하를 방지하여 수율을 향상시킬 수 있는 효과가 있다.

Description

반도체 소자분리 공정 중의 폴리실리콘 디펙트 방지를 위한 세정 방법{Cleaning methode for exclusion the poly silicon's defect in process for separate cell by selectivity poly-silicon oxidation}
본 발명은 반도체 소자분리 공정 중의 실리콘 기판의 세정 방법에 관한 것으로, 특히 소자분리 공정 중에 실리콘 기판 상의 Cu 오염으로 인한 폴리실리콘의 디펙트 발생을 방지하기 위해 폴리실리콘막의 하부막인 산화막 형성 전에 행하는 반도체 소자분리 공정 중의 폴리실리콘 디펙트 방지를 위한 세정 방법에 관한 것이다.
반도체 기술의 고집적화에 따라 소자분리 영역도 축소되어 256M DRAM 급에서는 0.25미크론, 1G DRAM 급 이상에서는 0.15미크론 정도 이하의 소자분리 영역을 형성할 수 있는 기술이 요구된다.
반도체 제조 공정에서 소자분리 영역의 형성은 초기 단계의 공정으로 활성 영역의 크기 및 후속 공정에서의 공정 마진을 좌우하게 되므로 이를 효과적으로 극복하기 위해서는 소자분리의 공정에서 발생되는 결함이 최소한도로 억제될 수 있어야 한다.
소자분리의 방법에는 선택산화에 의한 소자분리 방법인 LOCOS(Local Oxidation silicon) 소자분리 방법과, 트렌치를 형성하여서 행하는 트렌치 소자분리 방법이 사용된다.
이 중 LOCOS 소자분리 방법의 일종으로 폴리버퍼드 LOCOS 법이라고도 불리는 SEPOX(Selectivity Poly-silicon Oxidation) 구조에 의한 소자분리 기술은, 폴리실리콘막을 버퍼층으로 사용하고 비활성 영역을 한정하여 식각한 질화막을 마스크로 비활성 영역(필드 영역)에 채널저지 이온을 주입하여 활성 영역과 비활성 영역을 분리시켜 주는 방법이다. SEPOX 소자분리 기술에 대하여는 대한민국 특허공고 제 96-11861호, 특허등록 제 123730호에 개시된 내용을 통해 확인할 수 있다.
이러한 소자분리를 위한 SEPOX 구조에서 폴리실리콘은 하부 막질, 또는 배선의 재료로 사용된다.
도 1 은 본 발명이 적용되는 일반적인 SEPOX 구조의 소자분리에 의한 폴리실리콘막의 침적 단계까지의 공정을 예시한 순서도로서, 이에 의거한 소자분리 기술은 간단하면서도 버즈비크 발생 등의 악영향을 최소화할 수 있으면서 고집적화에 적당하도록 개선된 최근의 기술이다. 도면을 참조한 단계적인 설명을 통해 종래 기술에 의한 세정 방법의 문제점을 제시하고자 한다.
먼저, 제 1 단계(S1)로 가공할 실리콘 기판 상부에 제1 산화막을 열산화법 등의 방법으로 형성한 후, 제 2 단계에서 상기 제1 산화막의 상부 전면에 포토레지스트막을 형성하고 이 포토레지스트막을 사진공정에 의해 비활성 영역을 식각하여 개구시켜 준다. 제 3 단계(S3)에서 이온주입 공정을 통해 채널저지 이온을 실리콘 기판에 주입하고, 제 4 단계(S4)에서는 애싱 공정을 통해 상기 2단계의 사진공정에서 잔류된 포토레지스트막의 나머지 패턴을 스트립한 후, 노출된 제1 산화막은 제 5 단계(S5)에서 BOE(Buffered Oxide Etchant)로 식각하여 전면 제거한다. 이어서, 제 6 단계(S6)에서 상기 제1 산화막이 제거된 실리콘 기판을 혼합 세정용액인 SC1(Standard Clean 1)과 희석 HF를 사용하여 세정하고, 제 7 단계(S7)에서 실리콘 기판(2)의 표면에 제2 산화막을 형성한 후 그 상부에 폴리실리콘막을 침적 형성한다.
이러한 과정으로 행해지는 SEPOX 구조의 소자분리 기술에서 폴리실리콘막의 침적 형성시에 하부 실리콘 기판의 Cu 오염에 의해 폴리실리콘이 부분적으로 오버 그로잉되어 디펙트(defect)가 발생되는 경우가 자주 발견되고 있다.
Cu 오염의 주원인은 채널저지 이온을 주입하는 이온주입 공정 및 애싱 공정에서 비롯되며, 이러한 Cu 오염은 소자분리 영역의 형성 후 실리콘 기판의 함몰(pitting)을 유발하거나 폴리실리콘의 디펙트를 발생시킨다. 실리콘 기판의 함몰은 결정구조의 스트레스에 의한 전류누설을 유발한다. 또, 폴리실리콘의 디펙트는 평면 상 환형 디펙트로 나타나고 측면상 상부로 오버그로잉되는 형태의 불량으로 나타나게 된다.
종래에는 상술한 바와 같이 공정 불량을 유발하는 Cu를 포함한 불순물의 오염을 제거하고자 SC1과 희석 HF를 사용하여 기판 표면을 세정하는 과정을 거치게 하고 있으나, 실제로 Cu 의 제거 능력이 부족하여 이로 인한 불량이 자주 나타나고 있는 실정이다.
이러한 종래의 문제점을 해결하기 위해 안출된 본 발명은 폴리실리콘막의 하부막인 산화막 형성 전에 이온주입 및 애싱 공정에 기인하여 발생된 실리콘 기판의 Cu 오염을 보다 효과적으로 제거할 수 있도록 개선한 반도체 소자분리 공정 중의 폴리실리콘 디펙트 방지를 위한 세정 방법을 제공하려는 데에 목적을 두고 있다.
상기의 목적을 달성하기 위하여 본 발명의 세정방법은 선택 산화(SEPOX) 법에 의한 소자분리의 공정 단계에서, 버퍼층으로 사용되는 폴리실리콘의 디펙트를 방지하기 위해 폴리실리콘막의 하부막인 산화막 형성 전에 행하는 전처리 세정 공정으로서, 상기 산화막을 형성할 기판을 황산보일(HB)을 사용하여 습식 세정으로 행하도록 한다.
상기 세정 공정에 SC1(Standard Clean 1) 세정용액을 더 사용하여 행하거나, 여기에 희석 HF를 더 사용하여 행하는 것이 바람직하다.
상기 황산보일을 사용하는 세정은 120℃ 온도에서 10분동안 행하고, 상기 SC1을 사용하는 세정은 70℃ 온도에서 10분 동안 행하며, 상기 희석 HF를 사용하는 세정은 25℃ 온도에서 30초 동안 행하되, 상기 희석 HF는 순수에 HF를 1000:1로 희석시킨 것을 사용한다.
상기 황산보일은 H2SO4:H2O2가 6:1 내지 4:1의 비율로 혼합된 것, 그리고 상기 SC1은 NH4OH:H2O2:H2O가 1:4:20의 비율로 혼합된 것 또는 χ:1:5의 비율로 혼합된 것을 사용한다.
이와 같이 구현되는 세정 방법으로 산화막 형성 전 세정처리를 행하면 실리콘 기판 상에 발생된 Cu 오염을 효과적으로 제거하여 폴리실리콘막의 침적시에 발생되던 디펙트를 방지할 수 있게 된다.
도 1 은 본 발명이 적용되는 일반적인 SEPOX 구조의 소자분리에 의한 폴리실리콘막의 침적 단계까지의 공정 순서도,
도 2a 내지 도 2f는 본 발명의 세정방법이 적용되는 소자분리 공정 순서에 따른 단면도,
도 3a 및 3b 는 폴리실리콘의 침적시에 통상적으로 발생되는 디펙트를 확대 촬영한 두가지 평면 SEM(Scanning Electro Microscope) 사진,
도 4 는 종래의 세정방법으로 세정한 후 폴리실리콘의 침적 후에 나타난 웨이퍼 내 디펙트 분포를 도시한 평면도,
도 5 는 도 4 에 나타난 디펙트를 측면에서 촬영한 웨이퍼의 측단면 TEM 사진,
도 6 은 도 5의 도면 중 GOX(Gate Oxide Silicon) 실패가 발생한 위치를 확대촬영한 측단면 TEM 사진,
도 7a 와 도 7b 는 본 발명과 대비하기 위한 제2 비교예의 실험결과로 나타나는 웨이퍼 내 디펙트 분포를 보인 평면도,
도 8 은 본 발명의 실시예에 의한 폴리실리콘막 침적 후에 광학 스코프로 확인한 웨이퍼 내 디펙트 분포를 보인 평면도.
* 도면의 주요부분에 대한 부호의 설명 *
2: 실리콘 기판 4: 제1 산화막
6: 포토레지스트막 8: 제2 산화막
10: 폴리실리콘막 WF: 웨이퍼
DF: 디펙트
이하, 도면을 참보하여 본 발명에 대하여 참조하여 더욱 상세히 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 세정방법이 적용되는 소자분리 공정 순서에 따른 단면도로서, 이에 의거하여 소자분리 공정의 순서를 설명하기로 한다.
소자분리를 위한 공정의 최초 단계로서, 도 2a 에 도시된 바와 같이 가공할 실리콘 기판(2)의 상부에 제1 산화막(4)을 열산화법 등의 방법에 의해 수백 Å 정도의 두께로 형성한다.
이어서, 도 2b의 도시와 같이, 상기 제1 산화막(4)의 상부에 포토레지스트막(6)을 형성하고, 여기에 활성 영역과 비활성 영역을 한정하기 위한 패턴이 인쇄된 레티클(도시생략)을 마스크로 하여 노광한 후 현상 및 식각하여 포토레지스트막(6)의 비활성 영역 부분을 개구시킨 다음, 이온 주입 공정을 통해 불순물 이온(A)을 실리콘 기판(2)에 주입하여 채널저지영역(A')을 형성한다.
상기 도 2b의 사진공정에서 사용된 포토레지스트막(6)을 애싱 공정을 통해 도 2c 에 도시된 바와같이 전면 제거한다. 애싱의 방법에는 케미컬을 사용하는 방법과 고주파 플라즈마에 의한 방법을 사용할 수 있다.
이어서, 도 2d 에 도시된 바와 같이 제1 산화막(4)을 식각하여 전면 제거한다. 제1 산화막(4)의 전면 제거를 위한 식각 공정에는 케미컬을 사용하는 습식 식각이 적당하며, 통상적으로 BOE를 사용한다.
다음에, 도 2e 의 도시와 같이 본 발명이 구현되는 제2 산화막(이하에서는 산화막으로 약칭, 8)의 전처리 공정인 세정 공정을 행한다. 세정 공정은 황산보일(HB), SC1 용액(Standard Clean 1, SC1), 및 순수와 HF가 1000:1로 희석된 희석 HF(1000:1HF)를 사용하여 행한다.
상기 황산보일(HB)은 황산(H2SO4)과 과산화수소(H2O2)를 일정 비율로 혼합한 반도체 세정용액으로, 그 혼합비율은 H2SO4:H2O2= 6:1 내지 4:1, 사용온도 120℃ 정도로 한정한다. 이 황산보일(HB)은 특히 중금속의 메탈이온을 제거하는 능력이 우수한 것으로 알려진 용액이다.
상기 SC1 용액(SC1)은 암모니아수(NH4OH), 과산화수소(H2O2), 물(H2O)을 일정 비율로 혼합한 세정용액으로, 그 혼합비율은 NH4OH:H2O2:H2O = 1:4:20 또는 χ:1:5, 사용온도는 50∼70℃로 한정한다. 여기에서, χ는 NH4OH가 생략될 수 있음을 의미한다.
이어서, 도 2f 의 도시와 같이 실리콘 기판(2)의 상부에 열확산법 등에 의해 산화막(8)을 형성한 후, 그 상부 전면에 CVD 혹은 PVD의 방법으로 폴리실리콘막(10)을 침적 형성한다. 본 발명의 세정 방법은 상기 폴리실리콘막(10) 대신에 아몰퍼스실리콘으로 막을 형성하는 경우에도 적용할 수 있다.
본 발명의 여러 가지 실시예에 의한 세정 방법에 대해 단계적으로 세분화하여 설명하면 다음과 같다.
제1 실시예
제1 산화막(4)이 제거된 실리콘 기판(2)을 황산보일(HB)로 세정하는 단계 → 황산보일로 세정된 실리콘 기판(2)을 순수를 QDR(Quick Dump Rinse)로 사용하여 헹구는 단계 → SC1 용액(SC1)을 사용하여 실리콘 기판(2)을 세정하는 단계 → 실리콘 기판(2)을 순수를 QDR로 사용하여 헹구는 단계 → 실리콘 기판(2)을 희석 HF(1000:1HF)를 사용하여 세정하는 단계 → 순수를 QDR로 사용하여 헹구는 단계 → 헹궈진 실리콘 기판(2)을 건조하는 단계.
제2 실시예
제1 산화막(4)이 제거된 실리콘 기판(2)을 황산보일(HB)로 세정하는 단계 → 황산보일로 세정된 실리콘 기판(2)을 순수를 QDR(Quick Dump Rinse)로 사용하여 헹구는 단계 → 실리콘 기판(2)을 희석 HF(1000:1HF)를 사용하여 세정하는 단계 → 순수를 QDR로 사용하여 헹구는 단계 → SC1 용액(SC1)을 사용하여 실리콘 기판(2)을 세정하는 단계 → 실리콘 기판(2)을 순수를 QDR로 사용하여 헹구는 단계 → 헹궈진 실리콘 기판(2)을 건조하는 단계.
제3 실시예
제1 산화막(4)이 제거된 실리콘 기판(2)을 황산보일(HB)로 세정하는 단계 → 황산보일로 세정된 실리콘 기판(2)을 순수를 QDR(Quick Dump Rinse)로 사용하여 헹구는 단계 → SC1 용액(SC1)을 사용하여 실리콘 기판(2)을 세정하는 단계 → 실리콘 기판(2)을 순수를 QDR로 사용하여 헹구는 단계 → 헹궈진 실리콘 기판(2)을 건조하는 단계.
제4 실시예
제1 산화막(4)이 제거된 실리콘 기판(2)을 황산보일(HB)로 세정하는 단계 → 황산보일로 세정된 실리콘 기판(2)을 순수를 QDR(Quick Dump Rinse)로 사용하여 헹구는 단계 → 헹궈진 실리콘 기판(2)을 건조하는 단계.
이와 같이 여러 가지 실시예로 구현될 수 있는 본 발명의 세정방법에 의해 산화막(8) 형성 전 세정 처리를 행하면, 종래에는 세정처리 후에도 막질 형성 후에 나타나던 폴리실리콘의 디펙트를 억제할 수 있다.
이하, 본 발명의 착안 근거 및 작용효과에 대해 입증하기 위해 다수회 반복하여 행한 실험 결과에 대해 설명한다.
도 3 a 및 도 3b 는 폴리실리콘의 침적시에 통상적으로 발생되어지는 디펙트를 확대 촬영한 두가지 평면 SEM(Scanning Electro Microscope) 사진이고, 도 4 는 종래의 세정방법으로 세정한 후 폴리실리콘 침적후에 나타난 웨이퍼 내 디펙트 분포를 도시한 평면도이다. 도 4 의 분포도에서 나타난 웨이퍼(WF) 내 디펙트(DF)는 평면상 환형 맵으로 나타나므로 이를 환형 디펙트라 정의하기로 한다.
먼저, 본 발명자는 디펙트를 발생시키는 원인이 Cu 오염으로부터 유발되는 것을 확인하기 위해 세정 처리를 행하지 않는 제 1 입증예의 실험을 행하였다.
제1 입증예
도 3 및 도 4 에 나타난 환형 디펙트(DF)를 발생시키는 요인을 확인하기 위해 환형 디펙트가 존재하는 웨이퍼(WF)를 막질 층별 메탈 불순물을 분석해 본 결과, 도 2f에서의 최상층 막질인 폴리실리콘막(10)과 실리콘 기판(2) 위의 산화막(8)에서는 소량의 Cu가 검출되었으며, 실리콘 기판(2)에서는 1012Atoms/cm3레벨의 Cu 오염이 검출되었다.
이와 같이 Cu 오염은 실리콘 기판(2)에 집중됨이 확인되었고, 이러한 Cu 오염을 발생시키는 단위 공정을 확인하기 위한 측정을 실시해 본 결과, 특히 이온 주입 공정에서 1012내지 1013Atoms/cm3레벨의 Cu 오염을 발생시키는 것을 확인할 수 있었다.
도 5 는 실리콘 기판(2) 상에 존재하는 오염물질인 Cu에 의해 폴리실리콘의 침적시에 환형 디펙트가 발생됨을 보여주는 측단면 TEM(Transmission Electron Microscope) 사진으로, 여기에서는 실리콘 기판(2)의 상부에 함몰이 발생되어 있다.
도 6 은 GOX(Gate Oxide Silicon) 실패가 발생한 위치를 확인할 수 있는 TEM 사진으로, 도 5 와 동일한 실리콘 기판(2)의 일부분이 잠식되는 함몰이 발생되어 있으며, 폴리실리콘막(10)에는 폴리실리콘의 침적시에 부분적인 오버그로잉으로 인한 디펙트가 발생되어 있다. 이 사진에서, 폴리실리콘막(10)은 poly-si, 실리콘 기판(2)은 si-sub 로 표시되어 있다.
이상에서 설명한 제1 입증예를 살펴보면 알 수 있듯이, 폴리실리콘막(10)의 침적시에 디펙트(DF)를 발생시키고 실리콘 기판(2)의 함몰을 유발하는 요인은 Cu 인 바, 이 Cu를 제거하기 위해서는 산화막(8) 전 세정 처리에 의해서 제거해야만 후속 공정의 폴리실리콘막(10)의 침적시에 환형 디펙트(DF)가 억제될 수 있음을 유추할 수 있다.
이를 위해 본 발명자는 다음과 같은 제 2 입증예의 실험을 행하였다.
제2 입증예
현재, Cu 오염의 제거능력이 뛰어나다고 알려진 공지의 FPM(HF,H2O2,H2O의 혼합액)으로 산화막(8) 전 세정 처리를 행하고 산화막(8) 형성 공정을 거쳐 폴리실리콘막(10)을 침적한 후에 나타난 디펙트 분포를 확인하였다.
도 7a 와 도 7b 는 산화막 전 세정공정에 FPM(HF,H2O2,H2O의 혼합액)을 사용하였을 때 폴리실리콘의 침적 후에 나타난 웨이퍼(WF) 내 디펙트(DF)의 분포를 보여주고 있다.
이온 주입 및 애싱에 의해 Cu 오염된 실리콘 기판(2)을 산화막(8) 전 세정에서 FPM에 의한 세정을 진행하고 산화막(8) 공정을 거쳐 폴리실리콘막(10)을 침적 형성한 후 확인한 웨이퍼(WF) 내 디펙트(DF) 분포에서는, 수십 내지 수백개의 디펙트(DF)가 발생되고 있다. 즉, 산화막 전 세정공정을 FPM 세정으로 변경 적용하였을 경우에도 SC1과 희석 HF를 사용하는 종래의 세정 방법보다 디펙트(DF)의 수는 감소되나 여전히 수백개의 환형 디펙트가 검출되는 것을 확인할 수 있었다.
이러한 제2 입증예의 실험 결과에서 알 수 있듯이, Cu 오염을 제거하면 디펙트를 감소시킬 수 있는 것을 본 발명자는 실험결과를 통해 확인하고, 보다 현저한 개선의 방안으로 마련한 상술한 제 1 내지 제 4 실시예에 의한 실험을 행하였다.
제 1 실시예의 실험 결과
도 8 은 본 발명의 제 1 실시예에 의한 황산보일(HB), SC1 용액(SC1), 희석 HF(1000:1 HF) 의 조건으로 세정 처리한 후 산화막(8) 형성 공정을 거쳐 폴리실리콘막(10)의 침적 후에 사진 측정을 통해 확인한 웨이퍼(WF) 내 디펙트(DF) 분포도이다.
이온 주입 및 애싱 과정에서 Cu 오염된 실리콘 기판(2)을 산화막(8) 전 세정에서 황산보일(HB), SC1 용액(SC1), 희석 HF(1000:1HF)를 사용한 제 1 실시예에 의한 세정 처리를 행하고 산화막(8) 형성 공정을 거쳐 폴리실리콘막(10)의 침적 후에 확인한 웨이퍼(WF) 내 디펙트(DF) 분포에서는 디펙트(DF)가 거의 발생되지 않는 것을 확인할 수 있었으며, 도 3 의 도시와 같이 폴리실리콘막(10)의 침적시에 폴리실리콘이 오버그로잉되어 나타나는 환형 디펙트는 없음을 확인할 수 있었다.
제 2 내지 제 4 실시예의 실험 결과
한편, 본 발명자는 실험을 통해 제 2 실시예와 같이 황산보일(HB), 희석 HF(1000:1HF), SC1 용액(SC1)의 순서로 하였을 경우, 제 3 실시예와 같이 황산보일(HB), SC1 용액(SC1) 의 조건의 경우, 제 4 실시예와 같이 산화막(8) 전 세정처리를 황산보일(HB)만을 사용한 경우에도 도 3 과 같은 환형 디펙트가 발생되지 않는 것을 확인할 수 있었다.
이상의 설명에서 알 수 있듯이 본 발명은 황산보일을 사용한 세정에 의해 산화막 형성 전에 Cu 오염을 제거하여 산화막의 상부막인 폴리실리콘막에서의 디펙트 발생을 방지할 수 있으므로 소자분리 후의 후속 공정에서 형성하는 배선 패턴의 단락 및 단선을 방지할 수 있고 또한 배선의 전기적 특성저하를 방지하여 수율을 향상시킬 수 있는 효과가 있다.
한편, 본 발명은 특정의 바람직한 실시예에 국한하지 않고 청구범위에 기재된 기술적 권리 내에서는 당업계의 통상적인 지식에 의하여 다양한 응용이 가능함은 물론이다.

Claims (6)

  1. 선택 산화(SEPOX) 법에 의한 소자분리의 공정 단계에서, 버퍼층으로 사용되는 폴리실리콘의 디펙트를 방지하기 위해 상기 폴리실리콘막의 하부막인 산화막 형성 전에 행하는 전처리 세정 공정으로서, 상기 산화막을 형성할 기판을 황산보일을 사용하여 습식세정으로 행하는 것을 특징으로 하는 반도체 소자분리 공정 중의 폴리실리콘 디펙트 방지를 위한 세정 방법.
  2. 제 1 항에 있어서, 상기 세정 공정에 SC1(Standard Clean 1)을 더 사용하여 행하는 것을 특징으로 하는 반도체 소자분리 공정 중의 폴리실리콘 디펙트 방지를 위한 세정 방법.
  3. 제 2 항에 있어서, 상기 세정 공정에 희석 HF를 더 사용하여 행하는 것을 특징으로 하는 반도체 소자분리 공정 중의 폴리실리콘 디펙트 방지를 위한 세정 방법.
  4. 제 3 항에 있어서, 상기 황산보일을 사용하는 세정은 대략 120℃ 온도에서 10분 동안 행하고, 상기 SC1를 사용하는 세정은 대략 70℃ 온도에서 10분 동안 행하며, 상기 희석 HF를 사용하는 세정은 순수 대비 HF의 희석 비율이 0.001 부피 %인 것을 사용하여 대략 25℃ 온도에서 30초 동안 행하는 것을 특징으로 하는 반도체 소자분리 공정 중의 폴리실리콘 디펙트 방지를 위한 세정 방법.
  5. 제 1 항 또는 제 4 항에 있어서, 상기 황산보일은 H2SO4:H2O2가 6:1 내지 4:1의 비율로 혼합된 것을 특징으로 하는 반도체 소자분리 공정 중의 폴리실리콘 디펙트 방지를 위한 세정 방법.
  6. 제 2 항 또는 제 4 항에 있어서, 상기 SC1은 NH4OH:H2O2:H2O가 1:4:20의 비율로 혼합된 것 또는 χ:1:5의 비율로 혼합된 것을 특징으로 하는 반도체 소자분리 공정 중의 폴리실리콘 디펙트 방지를 위한 세정 방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030075629A (ko) * 2002-03-20 2003-09-26 주식회사 하이닉스반도체 반도체 소자의 세정방법
KR100702126B1 (ko) * 2005-06-22 2007-03-30 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
US9340759B2 (en) 2013-11-15 2016-05-17 Samsung Display Co., Ltd. Cleaning composition and method of manufacturing metal wiring using the same
CN113113291A (zh) * 2021-04-06 2021-07-13 武汉新芯集成电路制造有限公司 基片清洁方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030075629A (ko) * 2002-03-20 2003-09-26 주식회사 하이닉스반도체 반도체 소자의 세정방법
KR100702126B1 (ko) * 2005-06-22 2007-03-30 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
US9340759B2 (en) 2013-11-15 2016-05-17 Samsung Display Co., Ltd. Cleaning composition and method of manufacturing metal wiring using the same
US9869027B2 (en) 2013-11-15 2018-01-16 Samsung Display Co., Ltd. Cleaning composition and method of manufacturing metal wiring using the same
CN113113291A (zh) * 2021-04-06 2021-07-13 武汉新芯集成电路制造有限公司 基片清洁方法

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