KR20000066946A - The Decoupling Capacitor Of MML Semiconductor Device And Method For Forming Thereof - Google Patents

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Abstract

PURPOSE: A decoupling capacitor is provided to improve circuit protecting effect by connecting upper and lower layers of a charge storing electrode of a capacitor via a vertical wire after forming a first poly gate and a contact electrode on a cell region and on a logic region at the same time. CONSTITUTION: A decoupling capacitor comprises a vertical wire(75) and a bit line(70) which are formed on a first interlayer insulation film(50) of a logic region and of a cell region, respectively. A second metal line(145) and a vertical wire(95) are connected on a horizontal wire(75) so as to have topology, respectively. A decoupling capacitor consists of a lower layer(105), a nitride film(107) and an upper layer(115) sequentially formed on a second interlayer insulation film(80) so as to be connected to the vertical wire(95). A first metal wire(142) is connected to the upper layer(115) of the decoupling capacitor.

Description

ＭＭＬ반도체소자의 디커플링 커패시터 및 그 형성방법 { The Decoupling Capacitor Of MML Semiconductor Device And Method For Forming Thereof }Decoupling Capacitor Of MML Semiconductor Device And Forming Method {The Decoupling Capacitor Of MML Semiconductor Device And Method For Forming Thereof}

본 발명은 커패시터를 형성하는 방법에 관한 것으로서, 특히, 로직영역의 수직배선라인으로 연결되는 하부층, 질화막 및 상부층으로 된 디커플링커패시터를 형성하여 질화막을 유전체로 하여 전원전압의 스트레스를 접지전원으로 인가하여 완충하므로 회로의 보호 효과를 증가시킬 뿐만아니라 로직영역과 셀영역의 단차를 줄이도록 하는 디커플링 커패시터 형성방법에 관한 것이다.The present invention relates to a method of forming a capacitor, and in particular, by forming a decoupling capacitor consisting of a lower layer, a nitride film and an upper layer connected to a vertical wiring line of a logic region by applying a stress of a power supply voltage to a ground power source using the nitride film as a dielectric. The present invention relates to a method of forming a decoupling capacitor that not only increases the protection effect of the circuit, but also reduces the step between the logic and cell regions.

일반적으로, 디커플링 커패시터(Decoupling Capacitor)는 제1폴리 실리콘층을 게이트전극으로 하여 전원전압과 내부전원전압을 연결하여 사용할 때, 게이트산화막을 커패시터의 역할을 하도록 하는 구성을 말한다.In general, a decoupling capacitor refers to a structure in which a gate oxide film serves as a capacitor when a first polysilicon layer is used as a gate electrode to connect a power supply voltage and an internal power supply voltage.

상기 제1폴리 실리콘 게이트에 전원전압(VCC)이나 내부 전원 전압(VINT)을 인가하도록 연결하고 실리콘기판에 접지 전극을 연결하여 전압이 수시로 올라가고 내려갈때 마다 게이트산화막이 커패시터의 역할을 하게 되어 단시간 내에 접지전압에서 전원전압으로 변하는 것이 아니라 일정한 경사도를 갖는 전압을 공급하므로서 내부회로등을 급격한 전압으로 부터 보호하게 되는 것이다.The gate oxide film acts as a capacitor whenever the voltage rises and falls from time to time by connecting a power supply voltage V CC or an internal power supply voltage V INT to the first polysilicon gate and connecting a ground electrode to the silicon substrate. It does not change from the ground voltage to the power supply voltage in a short time, but by supplying a voltage with a constant gradient to protect the internal circuit from sudden voltage.

종래의 디커플링 커패시터의 구성을 살펴 보면, 전기적으로 도전이 가능한 내부 회로에 전원 전압이 급속하게 인가되어 내부회로를 파손되는 것을 방지하기 위하여 커패시터의 역할을 하는 게이트산화막 상에 폴리실리콘층을 적층하여 식각한 후 형성한 폴리실리콘 게이트를 디커플링커패시터로 이용하게 된다.Looking at the configuration of a conventional decoupling capacitor, the polysilicon layer is laminated and etched on a gate oxide film which acts as a capacitor to prevent the supply circuit voltage from being rapidly applied to the internal circuit that is electrically conductive, thereby damaging the internal circuit. After that, the formed polysilicon gate is used as a decoupling capacitor.

상기한 게이트산화막은 차세대 64MDRAM의 경우에는 70Å정도의 두께로 적층되어지는 것으로서, 이 산화막의 유전율은 3.9정도의 값을 갖는다.The gate oxide film is stacked with a thickness of about 70 microseconds in the case of next-generation 64MDRAM, and the dielectric constant of the oxide film has a value of about 3.9.

그런데, 상기한 구성을 폴리실리콘 게이트를 이용하여 디 커플링 커패시터를 사용하고자 하면, 반도체기판 상에 차지하는 면적이 상당하게 커지므로 반도체기판의 면적을 적절하게 이용하지 못하는 문제점이 있었다.By the way, when the decoupling capacitor is to be used using the polysilicon gate as described above, the area occupied on the semiconductor substrate is considerably large, and thus there is a problem in that the area of the semiconductor substrate is not properly used.

본 발명은 이러한 점을 감안하여 안출한 것으로서, 반도체기판의 셀영역 상에 제1폴리게이트 및 콘택전극를 형성함과 동시에 로직영역에도 제1폴리게이트 및 콘택전극을 형성한 후 수직배선라인으로 상층부에 형성되는 커패시터의 전하저장전극의 상,하부층을 연결하여 상,하부층 사이의 질화막을 유전체로 하여 전원전압의 스트레스를 접지전원으로 인가하여 완충하므로 회로의 보호 효과를 증가시킬 뿐만아니라 양 영역의 단차를 줄이는 것이 목적이다.SUMMARY OF THE INVENTION The present invention has been made in view of the above-described problems. The first polygate and the contact electrode are formed on the cell region of the semiconductor substrate and the first polygate and the contact electrode are also formed on the logic region. By connecting the upper and lower layers of the charge storage electrode of the capacitor to be formed, the nitride film between the upper and lower layers is used as a dielectric, and the stress of the power supply voltage is applied to the ground power supply to cushion the circuit. The goal is to reduce.

도 1 내지 도 4는 본 발명의 일실시예에 따른 디커플링 커패시터의 형성방법을 순차적으로 보인 도면이고,1 to 4 are views sequentially showing a method of forming a decoupling capacitor according to an embodiment of the present invention,

도 5는 본 발명의 다른 실시예에 따른 디커필링 커패시터의 최종적인 구성 단면을 보인 도면이다.5 is a view showing a final configuration cross section of a decoupling capacitor according to another embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10 : 반도체기판 20 : 필드산화막10: semiconductor substrate 20: field oxide film

30 : 제1폴리게이트 40 : 제2폴리게이트30: first polygate 40: second polygate

50 : 제1층간절연막 60 : 제1콘택플러그50: first interlayer insulating film 60: first contact plug

70 : 비트라인 75 : 수평배선라인70: bit line 75: horizontal wiring line

80 : 제2층간절연막 90 : 제2콘택플러그80: second interlayer insulating film 90: second contact plug

95 : 수직배선라인 100,105 : 하부층95: vertical wiring line 100,105: lower layer

110,115 : 상부층 120 : 제3층간절연막110, 115: upper layer 120: third interlayer insulating film

130,130a : 메탈콘택플러그 140 : 메탈라인130,130a: Metal Contact Plug 140: Metal Line

본 발명의 목적은 셀영역과 로직영역으로 분리된 MML반도체소자에서, 셀영역의 제1층간절연막 상에 비트라인을 적층할 때 동시에 로직영역에 수평으로 형성되는 수평배선라인과; 상기 수평배선라인의 상부면에 수직으로 일정한 단차로 각각 연결되는 제2메탈라인 및 수직배선라인과; 상기 수직배선라인에 연결되도록 제2층간절연막 상에 하부층, 질화막 및 상부층으로 적층되어 형성되는 디커플링커패시터 와; 상기 디커플링커패시터의 상부층에 연결되는 제1메탈라인으로 구성된 것을 MML반도체소자의 디커플링 커패시터 구조를 제공함으로써 달성된다.An object of the present invention is to provide an MML semiconductor device that is divided into a cell region and a logic region, comprising: a horizontal wiring line formed horizontally in a logic region at the same time as the bit lines are stacked on the first interlayer insulating film of the cell region; A second metal line and a vertical wiring line connected to the upper surface of the horizontal wiring line in a predetermined step vertically; A decoupling capacitor formed by stacking a lower layer, a nitride film, and an upper layer on a second interlayer insulating film so as to be connected to the vertical wiring line; It is achieved by providing a decoupling capacitor structure of an MML semiconductor device composed of a first metal line connected to an upper layer of the decoupling capacitor.

그리고, 상기 제2메탈라인과 수직배선라인은 필드산화막사이에 형성된 접합층에 연결되도록 형성될 수 도 있다.In addition, the second metal line and the vertical wiring line may be formed to be connected to a bonding layer formed between the field oxide layers.

그리고, 셀영역의 반도체기판 상에 제1폴리게이트 및 콘택전극을 형성 함과 동시에 로직영역의 필드산화막 상에 제1폴리게이트를 형성하는 단계와; 상기 결과물 상에 제1층간절연막을 적층하여 상기 콘택전극에 연결되는 제1콘택플러그를 형성한 후 셀영역에 비트라인을 적층함과 동시에 로직영역에는 수평배선라인을 형성하는 단계와; 상기 결과물 상에 제2층간절연막을 적층하여 셀영역의 콘택전극으로 연결되는 제2콘택플러그 및 로직영역의 수평배선라인으로 연결되는 수직배선라인을 형성하는 단계와; 상기 결과물의 셀영역 상에는 하부층, 질화막 및 상부층으로 된 전하저장전극을 형성함과 동시에 로직영역 상에도 하부층, 질화막 및 상부층으로 된 디커플링커패시터를 형성하는 단계와; 상기 결과물 상에 제3층간절연막을 적층한 후 셀영역의 전하저장전극에 연결된 메탈콘택플러그 상에 메탈라인을 형성함과 동시에 로직영역에서 디 커플링커패시터 상에 제1메탈라인를 형성하고, 제2메탈라인은 수평배선라인과 연결되도록 형성하는 단계를 포함하는 MML반도체소자의 디커플링 커패시터 형성방법을 제공함으로써 달성된다.And forming a first poly gate and a contact electrode on the semiconductor substrate in the cell region and simultaneously forming a first poly gate on the field oxide film in the logic region; Stacking a first interlayer insulating film on the resultant to form a first contact plug connected to the contact electrode, stacking bit lines in a cell region and forming a horizontal wiring line in a logic region; Stacking a second interlayer insulating layer on the resultant to form a second contact plug connected to a contact electrode of a cell region and a vertical interconnection line connected to a horizontal wiring line of a logic region; Forming a charge storage electrode of a lower layer, a nitride film and an upper layer on the resultant cell region, and simultaneously forming a decoupling capacitor of a lower layer, nitride film and an upper layer on the logic region; After stacking the third interlayer insulating layer on the resultant, the metal line is formed on the metal contact plug connected to the charge storage electrode of the cell region, and the first metal line is formed on the decoupling capacitor in the logic region. The metal line is achieved by providing a method of forming a decoupling capacitor of an MML semiconductor device comprising forming the metal line to be connected to a horizontal wiring line.

이하, 본 발명에 따른 디커플링 커패시터 구조 및 그 형성방법을 일실시예에 의거하여 상세하게 살펴 보도록 한다.Hereinafter, the structure of the decoupling capacitor and the method of forming the same according to the present invention will be described in detail.

먼저, 도 5에 도시된 바와 같이, 디 커플링 커패시터 구조는 셀영역과 로직영역으로 분리된 MML반도체소자에서, 셀영역의 제1층간절연막(50) 상에 비트라인(70)을 적층함과 동시에 로직영역에 수평으로 형성되는 수평배선라인(75)과; 상기 수평배선라인(75)의 상부면에 수직으로 일정한 단차로 각각 연결되는 제2메탈라인(145) 및 수직배선라인(95)과; 상기 수직배선라인(95)에 연결되도록 제2층간절연막(80)상에 수평으로 하부층(105), 질화막(107) 및 상부층(115)으로 순차적으로 형성되는 디커플링커패시터 (B)와; 상기 디커플링커패시터(B)의 상부층(115)에 연결되는 제1메탈라인(142)으로 구성된다.First, as shown in FIG. 5, in the decoupling capacitor structure, in the MML semiconductor device divided into a cell region and a logic region, a bit line 70 is stacked on the first interlayer dielectric layer 50 of the cell region. A horizontal wiring line 75 formed horizontally in the logic region at the same time; A second metal line 145 and a vertical wiring line 95 connected to the upper surface of the horizontal wiring line 75 at a predetermined vertical level, respectively; A decoupling capacitor (B) sequentially formed on the second interlayer insulating film (80) horizontally with a lower layer (105), a nitride film (107), and an upper layer (115) so as to be connected to the vertical wiring line (95); The first metal line 142 is connected to the upper layer 115 of the decoupling capacitor B.

그리고, 도 6은 다른 실시에에 따른 디커플링 커패시터 구조로서, 상기 제2메탈라인(140)과 수직배선라인(95a)은 필드산화막(25) 사이에 형성된 접합층 (Junction Region)(75a)에 연결되어져서 구성될 수도 있다.6 is a decoupling capacitor structure according to another embodiment, in which the second metal line 140 and the vertical wiring line 95a are connected to a junction region 75a formed between the field oxide layer 25. It may be configured.

상기 제1메탈라인(142)은 전원전압(VCC)의 역할을 하고, 제2메탈라인(15)은 접지전압(VOUT)의 역할을 하는 것으로서, 디커플링커패시터(B)의 질화막(107)이 전하를 저장하여 급격한 전압을 완충하도록 하는 유전체 역할을 하게 된다.The first metal line 142 serves as a power supply voltage V CC , and the second metal line 15 serves as a ground voltage V OUT . The nitride film 107 of the decoupling capacitor B is used. It acts as a dielectric to store this charge to buffer the sudden voltage.

그리고, 본 발명에 따른 디커플링 커패시터의 형성방법을 살펴 보도록 한다.In addition, the method of forming the decoupling capacitor according to the present invention will be described.

도 1에 도시된 바와 같이, 셀영역의 반도체기판(10) 상에 제1폴리게이트(30) 및 콘택전극(40)을 형성 함과 동시에 로직영역의 필드산화막(20) 상에 제1폴리게이트(30)를 형성하도록 한다.As shown in FIG. 1, the first polygate 30 and the contact electrode 40 are formed on the semiconductor substrate 10 in the cell region, and the first polygate is formed on the field oxide layer 20 in the logic region. To form (30).

그리고, 상기 결과물 상에 제1층간절연막을 적층하여 상기 콘택전극(40)에 연결되는 제1콘택플러그(60)를 형성한 후 셀영역에 비트라인(70)을 적층함과 동시에 로직영역에는 수평배선라인(75)을 형성하도록 한다.The first interlayer insulating film is stacked on the resultant to form a first contact plug 60 connected to the contact electrode 40, and then the bit lines 70 are stacked in the cell area and at the same time in the logic area. The wiring line 75 is formed.

그리고, 도 2에 도시된 바와 같이, 상기 결과물 상에 제2층간절연막(50)을 적층하여 셀영역의 콘택전극(40)으로 연결되는 제2콘택플러그(90) 및 로직영역의 수평배선라인(75)으로 연결되는 수직배선라인(95)을 형성하도록 한다.As shown in FIG. 2, the second contact plug 90 connected to the contact electrode 40 of the cell region and the horizontal wiring line of the logic region are stacked by stacking a second interlayer insulating layer 50 on the resultant. 75 to form a vertical wiring line (95) connected.

또한, 도 3은 상기 결과물의 셀영역 상에는 하부층(100), 질화막(102) 및 상부층(110)으로 되고, 실린더 형상으로 된 전하저장전극(A)을 형성함과 동시에 로직영역 상에도 하부층(105), 질화막(107) 및 상부층(115)으로 되고, 수평으로 적층되는 디커플링커패시터(B)를 형성하는 상태를 도시하고 있다.3 shows the lower layer 100, the nitride film 102, and the upper layer 110 on the resultant cell region, and forms the cylinder-shaped charge storage electrode A and at the same time the lower layer 105 on the logic region. ), A state in which the decoupling capacitor B, which is composed of the nitride film 107 and the upper layer 115, is stacked horizontally.

도 4에 도시된 바와 같이, 상기 결과물 상에 제3층간절연막(120)을 적층한 후 셀영역의 전하저장전극(A)에 연결된 메탈콘택플러그(130) 상에 메탈라인(140)을 형성함과 동시에 로직영역에서 디 커플링커패시터(B) 상에 제1메탈라인(142)를 형성하고, 제2메탈라인 (145)은 수평배선라인(75)과 연결되도록 형성한다.As shown in FIG. 4, the third interlayer insulating layer 120 is stacked on the resultant, and then the metal line 140 is formed on the metal contact plug 130 connected to the charge storage electrode A of the cell region. At the same time, the first metal line 142 is formed on the decoupling capacitor B in the logic region, and the second metal line 145 is formed to be connected to the horizontal wiring line 75.

그리고, 도 5는 디커플링 형성방법은 거의 전 공정이 동일하나 로직영역에 필드산화막(15) 사이에 접합층(75a)을 형성하여 디커플링커패시터(B)를 연결한 다는 점이 다르다.In FIG. 5, the decoupling formation method is almost the same, but differs in that the decoupling capacitor B is connected by forming the bonding layer 75a between the field oxide films 15 in the logic region.

이때, 종래에는 로직영역에 디커플링 커패시터가 없으므로 층간절연막을 적층하는 경우, 셀영역의 높이는 높고 로직영역은 너무 낮아서 단차가 현저하게 발생되는 반면에, 본 발명의 경우에는 도 4에 도시된 바와 같이, 디커플링 커패시터(B)의 높이로 인하여 로직영역에 적층되는 제3층간절연막(120)의 높이가 상대적으로 높아지므로 양 영역의 단차가 많이 줄어들게어 되어 후속 공정을 용이하게 진행할 수 있다.At this time, since there is no decoupling capacitor in the logic region in the related art, when the interlayer insulating layer is stacked, the height of the cell region is high and the logic region is too low so that a step is remarkably generated. In the case of the present invention, as shown in FIG. Due to the height of the decoupling capacitor B, the height of the third interlayer insulating layer 120 stacked in the logic region is relatively high, so that the step difference between both regions can be reduced to facilitate the subsequent process.

따라서, 상기한 바와 같이, 본 발명에 따른 디 커플링 커패시터 형성방법을 이용하게 되면, 반도체기판의 셀영역 상에 제1폴리게이트 및 콘택전극를 형성함과 동시에 로직영역에도 제1폴리게이트 및 콘택전극을 형성한 후 수직배선라인으로 상층부에 형성되는 커패시터의 전하저장전극의 상,하부층을 연결하여 상,하부층 사이의 질화막을 유전체로 하여 전원전압의 스트레스를 접지전원으로 인가하여 완충하므로 회로의 보호 효과를 증가시킬 뿐만아니라 디커플링커패시터의 높이로 인하여 층간절연막을 적층할 때, 양 영역의 단차를 줄이도록 하는 매우 유용하고 효과적인 발명이다.Therefore, as described above, when the decoupling capacitor forming method according to the present invention is used, the first polygate and the contact electrode are formed in the logic region while the first polygate and the contact electrode are formed in the cell region of the semiconductor substrate. After connecting the upper and lower layers of the charge storage electrode of the capacitor formed in the upper layer by the vertical wiring line, and the nitride film between the upper and lower layers as a dielectric, the power supply voltage is applied to the ground power supply to buffer and protect the circuit. It is a very useful and effective invention to reduce the step difference between both regions when stacking the interlayer insulating film due to the height of the decoupling capacitor as well as increasing the.

Claims (3)

셀영역과 로직영역으로 분리된 MML반도체소자에 있어서,In the MML semiconductor device divided into a cell region and a logic region, 셀영역의 제1층간절연막 상에 비트라인을 적층할 때 동시에 로직영역에 수평으로 형성되는 수평배선라인과;A horizontal wiring line formed horizontally in the logic region when the bit lines are stacked on the first interlayer insulating film in the cell region; 상기 수평배선라인의 상부면에 수직으로 일정한 단차로 각각 연결되는 제2메탈라인 및 수직배선라인과;A second metal line and a vertical wiring line connected to the upper surface of the horizontal wiring line in a predetermined step vertically; 상기 수직배선라인에 연결되도록 제2층간절연막상에 수평으로 하부층, 질화막 및 상부층으로 형성되는 디커플링커패시터와;A decoupling capacitor formed of a lower layer, a nitride film and an upper layer horizontally on a second interlayer insulating film so as to be connected to the vertical wiring line; 상기 디커플링커패시터의 상부층에 연결되는 제1메탈라인으로 구성된 것을 특징으로 하는 MML반도체소자의 디커플링 커패시터 구조.The decoupling capacitor structure of the MML semiconductor device, characterized in that the first metal line is connected to the upper layer of the decoupling capacitor. 제 1 항에 있어서, 상기 제2메탈라인과 수직배선라인은 필드산화막 사이에 형성된 접합층에 연결되는 것을 특징으로 하는 MML반도체소자의 디커플링 커패시터 구조.The decoupling capacitor structure of an MML semiconductor device according to claim 1, wherein the second metal line and the vertical wiring line are connected to a junction layer formed between the field oxide layers. 셀영역의 반도체기판 상에 제1폴리게이트 및 콘택전극을 형성 함과 동시에 로직영역의 필드산화막 상에 제1폴리게이트를 형성하는 단계와;Forming a first poly gate and a contact electrode on the semiconductor substrate in the cell region and simultaneously forming a first poly gate on the field oxide layer in the logic region; 상기 결과물 상에 제1층간절연막을 적층하여 상기 콘택전극에 연결되는 제1콘택플러그를 형성한 후 셀영역에 비트라인을 적층함과 동시에 로직영역에는 수평배선라인을 형성하는 단계와;Stacking a first interlayer insulating film on the resultant to form a first contact plug connected to the contact electrode, stacking bit lines in a cell region and forming a horizontal wiring line in a logic region; 상기 결과물 상에 제2층간절연막을 적층하여 셀영역의 콘택전극으로 연결되는 제2콘택플러그 및 로직영역의 수평배선라인으로 연결되는 수직배선라인을 형성하는 단계와;Stacking a second interlayer insulating layer on the resultant to form a second contact plug connected to a contact electrode of a cell region and a vertical interconnection line connected to a horizontal wiring line of a logic region; 상기 결과물의 셀영역 상에는 하부층, 질화막 및 상부층으로 된 전하저장전극을 형성함과 동시에 로직영역 상에도 하부층, 질화막 및 상부층으로 된 디커플링커패시터를 형성하는 단계와;Forming a charge storage electrode of a lower layer, a nitride film and an upper layer on the resultant cell region, and simultaneously forming a decoupling capacitor of a lower layer, nitride film and an upper layer on the logic region; 상기 결과물 상에 제3층간절연막을 적층한 후 셀영역의 전하저장전극에 연결된 메탈콘택플러그 상에 메탈라인을 형성함과 동시에 로직영역에서 디 커플링커패시터 상에 제1메탈라인를 형성하고, 제2메탈라인은 수평배선라인과 연결되도록 형성하는 단계를 포함하는 것을 특징으로 하는 MML반도체소자의 디커플링 커패시터 형성방법.After stacking the third interlayer insulating layer on the resultant, the metal line is formed on the metal contact plug connected to the charge storage electrode of the cell region, and the first metal line is formed on the decoupling capacitor in the logic region. The metal line is a method of forming a decoupling capacitor of the MML semiconductor device comprising the step of forming a connection with the horizontal wiring line.
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