KR20000064639A - 실리콘제어정류기를갖춘전기인버터풀-브리지회로 - Google Patents

실리콘제어정류기를갖춘전기인버터풀-브리지회로 Download PDF

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KR20000064639A
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푸 닝 우
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레이몬드 씨. 콴
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Abstract

본 발명은 4개의 실리콘 제어 정류기(SCR) 스위치, 상기 스위치의 교대 쌍을 턴온 시키도록 제어 전압 신호를 발생시키는 2개의 펄스 제어 회로, 시간 순차 회로, 및 전원 스위치 회로를 갖춘 풀-브리지 회로를 포함하는 DC 전압을 AC 전압으로 변환시키는 인버터에 관한 것이다. 풀 브리지 회로는 양의 DC 입력 단자에 직접적으로 연결되고 음의 DC 입력 단자에 전원 스위치 회로를 통해 연결된다. 시간 순차 회로는 제 1 펄스 신호 및 제 2 펄스 신호가 대립 위상에 있도록 제 1 펄스 제어 회로를 제어하기 위한 제 1 펄스 신호 및 제 2 펄스 제어 회로를 제어하기 위한 제 2 펄스 신호를 발생시킨다. 또한 시간 순차 회로는 제 1 펄스 신호의 펄스 및 제 2 펄스 신호의 펄스 사이의 주기 동안 전원 스위치 회로를 오프시키도록 간헐적 주기 펄스 신호를 발생시킨다. 본 발명의 인버터는 작은 형태의 UOS 시스템을 사용하도록 크기 및 중량의 호환성이 있는 반면 안전성 및 신뢰성 있는 동작을 제공할 수 있다.

Description

실리콘 제어 정류기를 갖춘 전기 인버터 풀-브리지 회로
전형적인 종래의 인버터 회로는 변압기의 2개의 제 1 배선을 선택적으로 구동하기 위해 그리고 변압기의 제 2 배선에서 교류 양/음 또는 AC 신호를 발생시키도록 푸시-풀(push-pull) 회로를 사용한다. 상기 인버터의 형태는 작은 매체에 사용되는 비중단 전원 공급(UPS) 시스템(즉, 1-kilo 볼트암페어)에 광범위하게 사용될 뿐만 아니라, DC 전압을 AC 전압으로 전환시키는 다른 장치에도 사용 가능하다. 또한 상기 인버터는 간단히 신뢰할 수 있지만, 크고 무겁고, 값비싼 저주파수(10-100 Hz)철심 변압기를 상당히 요구한다. 결과적으로, 이들 인버터는 퍼스널 컴퓨터, 팩시기 및 작은 UPS 시스템에 대해서는 부적합하고, 신뢰성 있고 안정한 방식으로 작동하는 철심 변압기가 요구되지 않는 새로운 인버터가 필요시 된다.
본 발명은 DC 전압을 AC 전압으로 변환시키는 인버터 회로에 관한 것이다.
첨부된 도면으로 발명의 바람직한 실시예를 설명한다.
도 1은 본 발명의 바람직한 실시예에 따른 인버터 회로를 나타낸다.
도 2는 도 1의 펄스 제어 회로중의 하나를 나타낸다.
도 3은 도 1의 또다른 펄스 제어 회로를 나타낸다.
도 4는 도 1의 인버터용 시간 순서 회로를 나타낸다.
도 5는 도 4의 회로에 대한 시간 도표를 나타낸다.
도 6은 본 발명의 인버터의 또다른 실시예를 나타낸다.
구체적 실시예의 하나로, 본 발명은 제 1 DC 입력부(14)와 제 2 DC 입력부(16)사이의 DC 전압이 제 1 출력 단자(O1)와 제 2 출력 단자(O2)를 지나서 AC 전압으로 전환시키는 인버터 회로(10)로, 상기 인버터 회로는: 브리지 형태로 배열된 다수의 스위치(S1, S2, S3, S4)를 포함하며, 상기 제 1 DC 입력부(14)와 제 1 노드(15)가 연결되고, 또한 상기 제 1 출력 단자(O1)와 상기 제 2 출력 단자(O2)가 연결되는 브리지 회로(3) ; 상기 제 2 DC 입력부(16)에 상기 제 1 노드(15)를 연결하기 위한 간헐적 주기 펄스 신호(I3)에 응답하는 전원 스위치 회로(5); 제 1 펄스 신호(I1)에 응답하고 상기 브리지 회로(3)의 제 1 부분(S1, S3)을 턴온시키기 위해 상기 브리지 회로(3)에 연결되는 제 1 펄스 제어 회로(1) ; 제 2 펄스 신호(I2)에 응답하고 상기 브리지 회로(3)의 제 2 부분(S2, S4)을 턴온시키기 위해 상기 브리지(3)에 연결되는 제 2 퍼스 제어 회로; 및 상기 제 1 및 제 2 펄스 제어 회로(1, 2)와 상기 제 1 펄스 제어 회로(1)를 제어하기 위한 제 1 펄스 신호, 상기 제 2 펄스 제어 회로(2)를 제어하기 위한 제 2 펄스 신호를 생성하기 위한 상기 전원 스위치 회로(5)와 연결되는 시간 회로를 포함하고, 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호가 대립 위상에 있고, 상기 제 1 펄스 펄스 신호의 펄스와 상기 제 2 펄스 신호의 펄스 사이의 주기 동안 간헐적 주기 펄스 신호가 상기 전원 스위치 회로(5)를 턴오프시킨다.
도 1은 본 발명의 바람직한 실시예를 따른 인버터(10)를 나타낸다. 인버터(10)는 다수의(즉, 4개) 실리콘 제어 정류기 스위치, 또는 SCR S1, S2, S3 및 S4를 포함하는 풀-브리지 회로(3), 각각 1과 2로 표시된 2개의 펄스 제어 회로, 시간 순차 회로(4), 및 전원 스위치 회로(5)를 포함한다. 풀 브리지 회로(3)는 양의 DC 입력 단자(14)에 직접적으로 연결되고 전원 스위치 회로(5)를 통해 음의 DC 입력 단자(16) 연결된다. 도 1을 참조하면, 정류기 S1 및 S4가 DC 입력부(14)와 노드(15) 사이에 직렬로 양전기로 연결되어, S1의 양극이 양의 DC 입력 단자(14)에 연결되고 S4의 음극이 노드(15)에 연결되게, 음의 DC 입력부(16)에 전원 스위치를 통해 연결된다. 도 1에 나타낸 것처럼, 정류기 S2 및 S3이 유사하게 연결되어 있고 직렬인 S1 및 S4와 병렬로 놓여 있다. 인버터의 AC 출력 전압은 단자 O1과 O2 사이에서 생성된다. 도 1에 나타낸 것처럼, AC 부하(6)가 단자 O1과 O2 사이에 연결된다. 출력 단자 O1은 S1의 음극과 S4의 양극에 연결되고, 출력 단자 O2는 S2의 음극과 S3의 양극에 연결된다. D1의 음극이 S1의 양극에 연결되고 D1의 양극이 S1의 음극에 연결되도록 다이오드 D1이 S1과 병렬 연결된다. 다이오드 D2, D3 및 D4가 각각 도 1에 나타낸 것처럼, 정류기 S2, S3 및 S4를 교차하여 병렬로 유사하게 연결된다.
SCR S1과 S3의 게이트 및 음극은 펄스 제어 회로(1)에서 생성된 차등 제어 전압 신호 U1과 U3에 연결된다. 유사하게, SCR S2와 S4의 게이트 및 음극이 펄스 제어 회로(2)에서 생성된 차등 제어 전압 신호 U2와 U4에 연결된다.
시간 순차 회로(4)는 3가지 시간-순차 펄스 신호를 출력한다: I1은, 펄스 제어 회로(1)로 입력되는 제 1 반파-주기 시간 순차 펄스; I2는, 펄스 제어 회로(2)로 입력되는 제 2 반파-주기 시간 순차 펄스; 및 I3은, 제 1 및 제 2 반파 주기 사이의 낮은 펄스이고 전원 스위치 회로(5)로 입력되는 간헐적 중단 펄스이다 (도 5를 보면 신호 I1, I2 및 I3에 대한 파형을 나타내고 간략히 설명된다).
펄스 제어 회로(1, 2)의 바람직한 실시예를 각각 도 2 및 도 3에 나타냈다. 펄스 제어 회로(1)는 제어 펄스 신호 U1 및 U3을 출력하기 위해 상호간 절연된 2쌍의 단자를 포함하고, 펄스 제어 회로(2)는 제어 펄스 신호 U2 및 U4를 출력하기 위해 상호간 절연된 2 쌍의 단자를 포함한다.
도 2를 참조하면, 펄스 변압기 T1은, 참조 전압 +Vf에 연결된 제 1 배선의 극성 표시 단자 및 트랜지스터 Q1의 콜렉터에 연결된 제 1 배선의 또다른 단자를 갖춘 1개의 제 1 배선 및 2개의 제 2 배선을 포함한다. 주목할 것은 변압기 T1이 철심을 포함하지 않는 변압기가 요구된다는 것이다. 트랜지스터 Q1의 에미터는 저항 R5의 한 단자로서 접지와 연결된다. Q1의 베이스는 저항 R5의 다른 단자와 연결된다. 커패시터 C5의 다른 단자는 시간 순차 펄스 신호 I1에 연결된다. 다이오드 D5는 변압기 t1의 제 2 배선의 첫 번째와 직렬로 연결되고 커패시터 C1 및 저항 R1은 각각 도 2에 나타낸 방식으로 변압기 T1의 제 2 배선의 첫 번째를 교차하여 연결된다. 다이오드 D6, 커패시터 C3, 및 저항 R3은 변압기 T1의 제 2 배선의 두 번째와 유사하게 연결된다. 제어 펄스 신호 U1은 C1 및 R1을 거쳐 출력되고, 출력 펄스 신호 U3은 C3 및 R3의 단자를 거쳐 출력된다.
펄스 제어 회로(2)의 구성 설명은, C5, R5, Q1, T1, D5, C1, R1, D6, C3 및 R3 부품을 각각 C6, R6, Q2, T2, D7, C2, R2, D8, C4 및 R4로 대체함으로써 펄스 제어 회로(1)에 대한 상기 설명과 동일하다.
도 1에 나타낸 것처럼, 전원 스위치 회로(5)는 1개의 전원 전계 효과 트랜지스터 S5를 포함할 수 있고, 여기서 S5의 그리드 또는 게이트는 시간 순차 펄스 신호 I3을 수신하여 S5의 소스 및 드레인 사이의 채널, 즉 제어 경로가 전도되었는지를 제어한다.
도 4는 시간 순차 회로(4)에 대한 실시예 및 시간 순차 펄스 I1, I2 및 I3이 시간 순차 회로(4)에서 입력으로서 작용하는 신호 I0로부터 발생될 수 있는 방법을 나타낸다. 또다른 실시예에서, 신호 I1, I2 및 I3은 프로그램 가능 마이크로프로세서 또는 펄스 전류 공급원(도시되지 않음)에 의해 발생될 수 있다는 것을 전문가는 알 것이다. 도 4를 참조하면, 회로(20)는 I0의 반파 주기마다 반전되는(도시되지 않은 종래 수단에 의해) 보완적인 하이(high)/로(low) 신호(28, 30)를 발생시킨다. 회로(20)는 I0으로 트리거되는 플립플롭(flip flop)을 포함할 수 있고, 또는 선택적으로 신호(28, 30)를 프로그램 가능 마이크로 프로세서에 의해 발생시킬 수 있다. 신호 중의 하나는, 회로(20)로부터의 신호(28) 및 신호 I0은 출력이 I1인 NOR 게이트(22)에 입력되고, 회로(20)로부터의 또다른 신호(30) 및 신호 I0은 출력이 I2인 NOR 게이트(24)의 입력이 된다. 결과적으로, 신호 I1은 t1+t0, I0의 제 1 반주기 동안 하이 펄스가 되고, 신호 I2는 t2+t0, I0의 제 2 반주기 동안 하이 펄스가 되어(t2=t1), 신호 I1 및 신호 I2는 도 5의 시간 도표에 나타낸 것처럼 반대 위상(즉, 이들은 서로 위상 차가 180이다). 도 4를 참조하면, NOR 게이트(26)는 펄스 신호 I3을 생성하기 위해 입력 I0을 반전시키는 디지털 인버터로서의 기능을 한다.
연산시에, I0의 제 1 반주기의 시작 동안 전원 트랜지스터 S5는 I3의 상승 엣지에 의해 턴온되고, 트랜지스터 Q1은 I1의 상승 엣지에 따라 턴온되어 Q1의 베이스에서 전압이, 베이스-에미터 한계 전압 이하로, R5 및 C5에 의해 결정된 비율로 방전될 때까지 전도된다. Q1이 전도되는 단시간 동안에, 각각 일정 전압으로 D5 및 D6을 통해 C1 및 C3을 충전하는 변압기 T1의 제 2 배선에서 펄스를 생성한다. U1 및 U3이 S1과 S3을 턴온시키는데 필요한 트리거 전압에 이를 때, O1과 O2를 거치는 출력 전압은 도 5에 VO1O2로 나타낸 것처럼 양성(positively)을 띠게 된다. t1의 마지막에, 전원 트랜지스터 S5가 차단되어 전체 회로는 실질적으로 컷 오프되는 반면, 다이오드 D5 및 D6은 변압기 T1의 백 스윙(back swing)으로부터 브리지 회로를 역으로 절연시킨다. 일단 컷오프 되면, 정류기 S1 및 S3을 통해 흐르는 전류가, 전도 상태에서 SCR을 유지하는데 요구되는 최소 전류, 즉 홀딩 전류(holding current) 이하의 값으로 급속히 감소된다. 일단 S1 및 S3이 스위치 오프되면(차단되면), O1과 O2를 교차하는 출력 전압은 0이 되고 I0의 제 1 반주기가 끝날 때까지 상기 값을 유지한다. 주목할 것은 S1과 S3이 손상 가능성을 방지하고, 다이오드 D1 및 D3이 유도 부하가 회로의 컷오프 동안 유도전류를 발생시키는 경우 방전 루프를 형성한다는 것이다.
S1-S3 또는 S2-S4 쌍의 스위칭 장치가 전도될 때 부하(6)는 안정 전류를 유지하는 높은 임피던스를 갖는다. 상기 로드를 통하는 전류는 이들이 턴온된후에 전도 상태에서 전도되는 SCR을 유지하는데 요구되는 최소 전류인, 홀딩 전류보다 크다.
I0의 제 2 반주기 동안, 전원 트랜지스터 S5는, I1이 아닌 I2가, I3이 하이로 가는 경우 하이 펄스가 되는 경우를 제외하고는, 제 1 주기에 대해 설명한 것과 같은 턴온 및 컷오프 동작을 반복한다. 결국 제어 펄스 U2 및 U4는 정류기 S2와 S4가 턴온되는(반면에 S1과 S3은 컷오프 되는) 준위에 이르게 된다. 이는 O1과 O2를 교차하는 출력 전압이, I2와 I3이 로가 되기 바로 직전에 S2 및 S4가 턴오프될 때 0으로 되기 전에, 도 5에서의 VO1O2에 대해 표시된 것처럼 음성으로 되는 원인이 된다. I3이 다시 하이가 될 때, I1도 마찬가지로 되어, 주기가 반복된다. 도 5에 나타낸 것처럼, 출력 전압, VO1O2는 반주기 AC 전압 신호당 2 단계로 나뉜다.
도 6에 나타낸 발명의 일실시예에서, 필터 커패시터 C7은 효과적으로 부하(6)와 병렬이 되도록 출력 단자 O1과 O2 사이에 연결된다. 출력 단자 O1 및 O2는 각각 인덕터 L1 및 L2를 통해 직렬로 연결된 단자 S1과 S4 그리고 직렬로 연결된 S2와 S3이 부가적으로 연결된다. 인덕터 L1 및 L2 그리고 커패시터 C7은 출력 신호의 상승 및 하강 시간 동안 증가하는 필터 회로를 포함하여, 출력 신호의 상승 및 하강 엣지 동안 고주파수 성분을 방지하고 결과적으로 부하로 간섭을 줄이게 된다. 또한, 인덕터 L1 및 L2는 또한 회로가 보호될 수 있도록 부하 전류를 약하게 하는 역할을 한다.
또한, 도 6에서는, 전원 전계 효과 트랜지스터 S5, 제 2 전원 전계 효과 트랜지스터 S6, 전류 제한 저항 R10, 과도 전류 검출 저항 R9, 게이트 또는 그리드 제어 저항 R7, 게이트 또는 그리드 제어 트랜지스터 Q3, 및 저항 R8을 포함하는 전원 스위치 회로(5)의 또다른 실시예를 나타낸다. 도 6을 참조하여, R10은 S5와 S6의 드레인 단자 사이에 연결된다. S6의 소스는 R8의 제 1 단자와 R9의 제 1 단자에 연결되는 반면, R9의 제 2 단자는 음의 DC 전압(16)에 연결된다. R8의 제 1 단자는 또한 S5의 소스에 연결되고(S5의 소스가 S6의 소스에 연결되도록) R8의 제 2 단자는 Q3의 베이스에 연결된다. Q3의 에미터는 음의 DC 전압(16)에 연결되고 Q3의 콜렉터는 S5의 게이트와 R7의 제 1 단자와 연결된다. 입력 I3은 R7의 제 2 단자뿐만 아니라 S6의 게이트와 직접적으로 연결된다. 상기 방식으로, 전원 스위치 회로(5)에 대한 R10, S6 및 R9의 조합이 제어 루프 또는 제어 경로를 형성한다.
연산시에, 입력 펄스 신호 I3의 상승 엣지는 전원 트랜지스터 S5 및 S6을 동시에 턴온시킨다. 저항 R9는 부하 전류의 크기의 표본이 되고, 부하 전류가 일정 한계 크기에 이르게 될 때, R9를 거치는 전압 강하로, 전원 트랜지스터 S5의 게이트 전위가 낮아져, 트랜지스터 Q3이 턴온되고, 결국 S5가 빠르게 차단된다. S5의 컷오프로, 부하 전류는 전원 트랜지스터 S6을 통해 흐르도록 바뀌어 저항 R10의 값에 따라 제한된다. 상기 설명된, 전류 루프를 전체적으로 차단하지 않는, 제한 전류에 근접하여, 최대 전원이 회로의 안전 작동을 유지할 때까지 출력될 수 있다.
상기 근사는 특히 대형 커패시터 및 정류 다이오드를 포함하는 정류 회로와 같은, 대형 용량성의 부하인(즉, 약 200-400 마이크로-패러드) 경우에 장점이 된다. 출력 신호의 상승 엣지에서, 실제적으로 대형 부하 커패시턴스는 충전을 시작하는 짧은 부하로서 작용한다. 전원 스위치 회로의 전류 제한 기능은 부하 캐패시터를 최대 출력을 충전하는 동안 부하를 보호하여 안전성 및 보호성을 확보한다. 부하 커패시턴스가 일단 작동하는 전위로 충전되면, 부하 전류는 너무 작아서 Q3을 온으로 유지하기에 충분한 값으로 R9를 교차하는 전류 표본 전압을 유지할 수 없다. 결과적으로, 전원 트랜지스터 S5는 턴온된다. S5가 온 되어, 전력 소모 또는 낭비는 발명자의 회로에서 주로 전도성 SCR 쌍(S1-S3 또는 S2-S4)을 교차하는 전압 강하 및 S5를 교차하는 전압 강하에 기인한 것으로, 고전력 효율을 제공한다. I3의 하강 엣지에서, 트랜지스터 S5 및 S6이 컷오프 되고, 유도 부하 전류(L1 및 L2로부터의)는 S5를 향하여 흐르도록 유지되어 S5의 드레인 전압이 상승한다. 다이오드 D1, D2, D3 및 D4는 상기 전류에 대해 방전 루프를 제공하고 SCR 스위치를 보호할 수 있어, 에너지가 양의 DC 전압(14)으로 복귀된다.
본 발명에 다른 인버터 회로는 철심 변압기를 포함하지 않고 설계 가능하여 그의 크기 및 중량이 작은 형태의 UPS 시스템을 사용하는데 호환성이 있다. 추가로, 전원 스위치 회로(5)는 전체 시스템을 보호하는 역할을 하여 인버터 작동의 안정성 및 신뢰성을 유지할 수 있다. 본 발명의 바람직한 실시예를 설명하지만, 공개된 실시예는 일례로 제한되지 않고, 발명의 범주는 첨부된 청구항에서만 한정된다.

Claims (12)

  1. 제 1 DC 입력부(14) 및 제 2 DC 입력부(16) 사이의 DC 전압을, 제 1 출력 단자(O1) 및 제 2 출력 단자(O2) 사이에 연결되는, 부하를(6)을 거쳐 AC 전압으로 변환시키기 위한 인버터 회로(10)로서,
    (a) 상기 제 1 DC 입력부(14) 및 제 1 노드(15) 사이에 연결되고, 또한 상기 제 1 출력 단자(O1)와 상기 제 2 출력 단자(O2) 사이에 연결되는, 브리지 형태로 배열된 다수의 스위치(S1, S2, S3, S4)를 포함하는 브리지 회로(3) ;
    (b) 상기 제 2 DC 입력부(16)에 제 1 노드(15)를 연결하기 위한 간헐적 주기 펄스 신호(I3)에 응답하는 전원 스위치 회로(5) ;
    (c) 상기 제 1 펄스 신호(I1)에 응답하고 상기 브리지 회로(3)의 제 1 부분(S1, S3)을 턴온시키기 위해 상기 브리지 회로(3)와 연결되는 제 1 펄스 제어 회로(1) ;
    (d) 제 2 펄스 신호(I2)에 응답하고 상기 브리지 회로(3)의 제 2 부분(S2, S4)을 턴온시키기 위해 상기 브리지 회로(3)와 연결되는 제 2 펄스 제어 회로(2) ;
    (e) 상기 제 1 및 제 2 펄스 제어 회로(1, 2) 그리고 상기 제 1 펄스 제어 회로(1)를 제어하기 위한 제 1 펄스 신호를 발생시키기 위한 상기 전원 스위치 회로(5)에 연결된 시간 회로(4), 상기 제 2 펄스 제어 회로(2)를 제어하기 위한 제 2 펄스 신호, 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호가 대립 위상에 있고, 상기 제 1 펄스 신호의 펄스 및 상기 제 2 펄스 신호의 펄스 사이의 주기 동안 상기 전원 스위치가 턴 오프되기 위한 간헐적 주기 펄스 신호를 포함하는 것을 특징으로 하는 인버터 회로.
  2. 제 1 항에 있어서, 상기 브리지 회로(3)가 제 1, 2, 3, 및 제 4 스위치(S1, S2, S3, S4)를 포함하고, 상기 제 1 스위치(S1)는 상기 제 1 DC 입력부(14)와 상기 제 1 출력 단자(O1) 사이에 연결되고, 상기 제 2 스위치는 상기 제 1 DC 입력부(14)와 상기 제 2 출력 단자(O2) 사이에 연결되고, 제 3 스위치는 상기 제 1 노드(15)와 상기 제 2 출력 단자(O2) 사이에 연결되고, 상기 제 4 스위치는 상기 제 1 노드(15)와 상기 제 1 출력 단자(O1) 사이에 연결되는 것을 특징으로 하는 인버터 회로.
  3. 제 2 항에 있어서, 상기 브리지 회로의 상기 제 1 부분은 상기 제 1 스위치(S1) 및 상기 제 3 스위치(S3)를 포함하고, 상기 브리지(3)의 상기 제 2 부분은 상기 제 2 스위치(S2) 및 상기 제 4 스위치(S4)를 포함하는 것을 특징으로 하는 인버터 회로.
  4. 제 3 항에 있어서, 상기 제 1, 2, 3, 및 4 스위치(S1, S2, S3, S4)가 실리콘 제어 정류기 스위치인 것을 특징으로 하는 인버터 회로.
  5. 제 4 항에 있어서, 상기 제 1 실리콘 제어 정류기 스위치(S1)의 양극과 상기 제 2 실리콘 제어 정류기 스위치의 양극이 상기 제 1 DC 입력부(14)에 연결되고, 상기 제 3 실리콘 제어 정류기 스위치의 양극이 상기 제 2 출력 단자(O2)에 연결되고, 상기 제 4 실리콘 제어 정류기 스위치의 양극이 상기 제 1 출력 단자(O1)와 연결되는 것을 특징으로 하는 인버터 회로.
  6. 제 4 항 또는 제 5 항에 있어서, 상기 제 1, 2, 3, 및 4 실리콘 제어 정류기 스위치(S1, S2, S3, S4)가 다이오드의 양극이 실리콘 제어 정류기의 양극에 연결되고 다이오드의 음극은 실리콘 제어 정류기의 양극에 연결되는 식으로, 다이오드(D1, D2, D3, D4)와 병렬로 연결되는 것을 특징으로 하는 인버터 회로.
  7. 제 3 항에 있어서, 상기 제 1 출력 단자(O1)가 상기 제 1 스위치(S1) 및 상기 제 4 스위치(S4)에 제 1 인덕터(L1)를 통해 연결되고 상기 제 2 출력 단자(O2)가 상기 제 2 스위치(S2) 및 상기 제 3 스위치(S3)에 제 2 인덕터(L2)를 통해 연결되는 것을 특징으로 하는 인버터 회로.
  8. 제 8 항에 있어서, 커패시터(C7)가 상기 제 1 출력 단자(O1) 및 상기 제 2 출력 단자(O2) 사이에 연결되는 것을 특징으로 하는 인버터 회로.
  9. 제 3 항에 있어서, 상기 제 1 펄스 제어 회로(1)와 상기 제 2 펄스 제어 회로(2) 각각이 제 1 및 제 2 단자로 1개의 제 1 배선, 제1 및 제 2 단자로 제 1 제 2 배선, 및 제 1 및 제 2 단자로 제 2 제 2 배선을 포함하는 변압기(T1, T2)를 포함하는 인버터로서 :
    상기 제 1 배선의 제 1 단자가 제 1 참조 신호에 연결되고, 상기 제 1 배선의 제 2 단자는 제 2 참조 신호로 스위치 회로(Q1, C5, R5, Q2, C6, R6)를 통해 연결되고, 상기 스위치 회로는 상기 제 1 배선을 거쳐 제 1 극성의 펄스를 발생시키기 위한 펄스 신호(I1, I2)에 응답하며 ;
    상기 제 1 제 2 배선의 제 1 단자는 제 1 커패시터(C1, C2)의 제 1 단자에 제 1 다이오드(D5, D7) 및 제 1 저항(R1, R2)의 제 1 단자를 통해 연결되고 상기 제 1 제 2 배선의 제 2 단자는 상기 제 1 커패시터(C1, C2)의 제 2 단자 및 상기 제 1 저항(R1, R2)의 제 2 단자에 연결되어, 출력 펄스(U1, U2)가 상기 제 1 배선을 교차하는 상기 펄스에 응답하는 상기 제 1 저항(R1, R2)의 제 1 단자 및 제 2 단자 사이에서 발생하고 ;
    상기 제 2 제 2 배선의 제 1 단자는 제 2 커패시터(C3, C4)의 제 1 단자 및 제 2 저항(R3, R4)의 제 1 단자에 제 2 다이오드(D6, D8)를 통해 연결되고 상기 제 2 제 2 배선의 제 2 단자는 상기 제 2 커패시터(C3, C4)의 제 2 단자 및 상기 제 2 저항(R3, R4)의 제 2 단자에 연결되어, 출력 펄스(U3, U4)가 상기 제1 배선을 교차하는 상기 펄스에 응답하는 상기 제 2 저항(R3, R4)의 제 1 단자 및 제 2 단자에 사이에서 발생되는 것을 특징으로 하는 인버터 회로.
  10. 제 9 항에 있어서, 상기 제 1 배선을 교차하는 상기 펄스가 상기 제 1 양극성이 아닐 때, 상기 제 1 다이오드(D5, D7) 및 상기 제 2 다이오드(D6, D8)가 상기 제 1 커패시터(C1, C2) 및 상기 제 1 저항(R1, R2)으로부터 상기 제 1 제 2 배선을 절연시키고 상기 제 2 커패시터(C3, C4) 및 상기 제 2 저항(R3, R4)으로부터 상기 제 2 제 2 배선을 절연시키도록 구성되는 것을 특징으로 하는 인버터 회로.
  11. 제 3 항에 있어서, 상기 전원 스위치 회로(5)가 전원 트랜지스터(S5)를 포함하고, 상기 전원 트랜지스터(S5)의 드레인이 상기 브리지 회로(3)에 연결되고, 상기 전원 트랜지스터(S5)의 소스가 상기 제 2 DC 입력부(16)에 연결되고, 상기 트랜지스터(S5)의 게이트는 상기 간헐적 주기 펄스 신호(I3)에 연결되는 것을 특징으로 하는 인버터 회로.
  12. 제 3 항에 있어서, 상기 전원 스위치 회로(5)가 :
    (a) 제 1 전원 스위치 트랜지스터(S5)의 드레인이 상기 브리지 회로(3)에 연결되고, 제 1 전원 트랜지스터(S5)의 게이트가 상기 간헐적 주기 펄스 신호(I3)에 제 1 저항(R7)을 통해 연결되는, 제 1 전원 트랜지스터(S5) ;
    (b) 제 2 전원 트랜지스터(S6)의 게이트가 상기 간헐적 주기 펄스 신호(I3)에 연결되고 제 2 전원 트랜지스터(S6)의 소스가 상기 제 1 전원 트랜지스터(S5)의 소스에 연결되는 제 2 전원 트랜지스터(S6) ;
    (c) 제 3 트랜지스터(Q3) ;
    (d) 상기 제 1 전원 트랜지스터(S5)의 소스 및 상기 제 3 트랜지스터(Q3)의 베이스 사이에 연결된 제 2 저항(R8) ;
    (e) 상기 제 1 출력 단자(O1)와 상기 제 2 출력 단자(O2) 사이에 전류의 크기를 검출용으로 상기 제 2 전원 트랜지스터(S6)와 제 2 DC 입력부(16) 사이에 연결된 제 3 저항(R9) ;
    (f) 상기 크기가 한계 값을 초과할 때 상기 제 1 출력 단자(O1) 및 상기 제 2 출력 단자(O2) 사이에 상기 전류의 크기를 제한하기 위해 상기 제 1 전원 트랜지스터(S5)의 드레인과 상기 제 2 전원 트랜지스터(S6)의 드레인 사이에 연결된 제 4 저항(R10)을 포함하는 것을 특징으로 하는 인버터 회로.
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