KR20000064615A - Semiconductor device and semiconductor device manufacturing method - Google Patents
Semiconductor device and semiconductor device manufacturing method Download PDFInfo
- Publication number
- KR20000064615A KR20000064615A KR1019980707310A KR19980707310A KR20000064615A KR 20000064615 A KR20000064615 A KR 20000064615A KR 1019980707310 A KR1019980707310 A KR 1019980707310A KR 19980707310 A KR19980707310 A KR 19980707310A KR 20000064615 A KR20000064615 A KR 20000064615A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- aluminum
- silicon oxide
- silicon
- semiconductor
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 62
- 238000004519 manufacturing process Methods 0.000 title description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 56
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 56
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 41
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 41
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 38
- 239000010703 silicon Substances 0.000 claims abstract description 38
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 36
- 230000004888 barrier function Effects 0.000 claims abstract description 33
- 238000001465 metallisation Methods 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 25
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 20
- 239000004020 conductor Substances 0.000 claims abstract description 15
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 14
- 239000010937 tungsten Substances 0.000 claims abstract description 14
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 14
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 10
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 10
- 239000010936 titanium Substances 0.000 claims abstract description 10
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 15
- 238000000151 deposition Methods 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 6
- 239000001257 hydrogen Substances 0.000 abstract description 8
- 229910052739 hydrogen Inorganic materials 0.000 abstract description 8
- 125000002887 hydroxy group Chemical group [H]O* 0.000 abstract description 3
- 125000004435 hydrogen atom Chemical class [H]* 0.000 abstract 1
- 238000002161 passivation Methods 0.000 description 7
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 5
- YZCKVEUIGOORGS-UHFFFAOYSA-N Hydrogen atom Chemical compound [H] YZCKVEUIGOORGS-UHFFFAOYSA-N 0.000 description 4
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 4
- 229910001080 W alloy Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000000354 decomposition reaction Methods 0.000 description 2
- 150000002431 hydrogen Chemical class 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 150000003376 silicon Chemical class 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
- H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Abstract
기판(1, 20)의 표면(4, 25)에 인접하는 반도체 영역(2, 3, 21, 22)을 갖는 반도체 엘리먼트들이 형성되는 실리콘 기판(1, 20)을 갖는 반도체 디바이스가 제공된다. 실리콘 기판에는 반도체 영역이 노출되는 콘택트 창을 갖는 실리콘 산화물층(7)이 형성된다. 실리콘 산화물층상에서 금속화층(9)은 반도체 영역에 접속되며, 또한 적어도 티탄, 텅스텐 또는 질소로 이루어지는 장벽층(11)과 도전성 재료로 이루어지는 도전성 재료층(12)을 포함하는 층 체계(10)내에 형성된다. 알루미늄층(13)은 금속화층(9) 하부의 실리콘 산화물층(7)상에 형성된다. 장벽층이 존재하더라도 실리콘 기판의 표면상에 존재할 수 있는 표면 상태는 알루미늄층(13)과 수산기 그룹의 실리콘 산화물층 사이의 반응시에 배출되는 수소에 의해 패시베이션된다.There is provided a semiconductor device having a silicon substrate 1, 20 in which semiconductor elements having semiconductor regions 2, 3, 21, 22 are formed adjacent to surfaces 4, 25 of the substrate 1, 20. In the silicon substrate, a silicon oxide layer 7 having a contact window through which the semiconductor region is exposed is formed. The metallization layer 9 on the silicon oxide layer is connected to the semiconductor region and further comprises a layer system 10 comprising at least a barrier layer 11 made of titanium, tungsten or nitrogen and a conductive material layer 12 made of a conductive material. Is formed. The aluminum layer 13 is formed on the silicon oxide layer 7 under the metallization layer 9. Even if the barrier layer is present, the surface state which may be present on the surface of the silicon substrate is passivated by the hydrogen discharged in the reaction between the aluminum layer 13 and the silicon oxide layer of the hydroxyl group.
Description
반도체 엘리먼트는 가령 바이폴라 트랜지스터 혹은 MOS 트랜지스터일 수 있다. 기판 표면에 인접하는 반도체 영역은 바이폴라 트랜지스터의 에미터, 베이스, 및 콜렉터 영역이거나 혹은 MOS 트랜지스터의 소스 및 드레인 영역이다. 반도체 디바이스는 극소수의 반도체 엘리먼트 내지 수많은 반도체 엘리먼트로 이루질 수 있다. 이 반도체 디바이스는 나중에 집적 회로로 지칭된다. 다음, 금속화층은 제 1 배선층을 형성하며, 이 배선층상에서 실제로 하나 혹은 수 개의 다른 배선층이 형성된다. 이러한 배선층들은 제 1 배선층과 유사한 층 체계내에 형성될 수 있으며, 이 층 체계는 티탄, 텅스텐, 혹은 질소로 이루어지는 장벽층과 장벽층상에 놓여지는 도전성 재료층를 갖는다. 모든 배선층이 형성된 후, 패시베이션층이 최종적으로 형성된다. 통상적으로 패시베이션층은 PECVD 과정(플라즈마 여기 화학 기상 증착 과정)으로 증착되는 실리콘 산화물층 혹은 실리콘 질화물층일 수 있다.The semiconductor element may be, for example, a bipolar transistor or a MOS transistor. The semiconductor region adjacent to the substrate surface is an emitter, base, and collector region of a bipolar transistor or a source and drain region of a MOS transistor. The semiconductor device may be made up of very few semiconductor elements or many semiconductor elements. This semiconductor device is later referred to as an integrated circuit. Next, the metallization layer forms a first wiring layer, on which one or several other wiring layers are actually formed. Such wiring layers may be formed in a layer system similar to the first wiring layer, which has a barrier layer made of titanium, tungsten, or nitrogen and a conductive material layer overlying the barrier layer. After all the wiring layers are formed, the passivation layer is finally formed. Typically the passivation layer may be a silicon oxide layer or silicon nitride layer deposited by PECVD process (plasma excited chemical vapor deposition process).
장벽층은 티탄 질화물(TiN)층이거나 10 내지 30 at.%의 티탄으로 이루어진 티탄 텅스텐 합금일 수 있다. 15 내지 40 at.% 질소가 티탄 텅스텐 합금(TiW(N))에 더 첨가될 수 있다.The barrier layer may be a titanium nitride (TiN) layer or a titanium tungsten alloy composed of 10 to 30 at.% Titanium. 15 to 40 at.% Nitrogen may be further added to the titanium tungsten alloy (TiW (N)).
장벽층상에 놓여지는 도전성 재료층은 알루미늄층 혹은 텅스텐층일 수 있다. 전자의 경우, 장벽층은 알루미늄이 콘택트 창에 노출된 실리콘과 반응하는 것을 차단하며, 후자의 경우 장벽층은 텅스텐 증착 과정시 노출된 실리콘을 보호한다.The conductive material layer placed on the barrier layer may be an aluminum layer or a tungsten layer. In the former case, the barrier layer blocks aluminum from reacting with the silicon exposed in the contact window, while in the latter case the barrier layer protects the exposed silicon during the tungsten deposition process.
전술한 서두부분에서 언급한 반도체 디바이스는 US-5,420,070에 개시되고 있다.The semiconductor device mentioned in the introduction above is disclosed in US Pat. No. 5,420,070.
실제로, 반도체 엘리먼트들이 바이폴라 트랜지스터인 경우 반도체 엘리먼트들은 트랜지스터의 콜렉터에 흐르는 전류에 의존하는 이득 요인을 가질 수 있다. 이득 요인은 높은 콜렉터 전류시보다 낮은 콜렉터 전류시에 더 낮다. 반도체 엘리먼트들이 MOS 트랜지스터인 경우 반도체 엘리먼트들은 종종 상이한 임계 전압을 보이곤 한다.Indeed, when the semiconductor elements are bipolar transistors, the semiconductor elements may have gain factors that depend on the current flowing in the collector of the transistor. The gain factor is lower at low collector currents than at high collector currents. When the semiconductor elements are MOS transistors, the semiconductor elements often show different threshold voltages.
본 발명은 실리콘 기판과 실리콘 산화물층 사이의 경계면에서 발생하는 표면 상태가 실리콘 산화물층의 형성 과정중에 충분히 패시베이션 될 수 없기 때문에 전술한 바람직하지 않은 영향들이 발생하고 있다는 것에 토대를 두고 있다. 이 표면 상태는 바이폴라 트랜지스터의 베이스와 에미터 사이에서 전류를 누설시킬 수 있다. 이 베이스 누설 전류는 낮은 콜렉터 전류시에도 여전히 비교적 강한 베이스 전류가 흐르게 한다. 표면 상태는 MOS 트랜지스터의 동작중에 전하를 충전할 수 있어, MOS 트랜지스터의 임계 전압에 영향을 끼칠 수 있다.The present invention is based on the above-mentioned undesirable effects because the surface state occurring at the interface between the silicon substrate and the silicon oxide layer cannot be sufficiently passivated during the formation of the silicon oxide layer. This surface condition can leak current between the base and emitter of a bipolar transistor. This base leakage current allows a relatively strong base current to flow even at low collector currents. The surface state can charge the charge during operation of the MOS transistor, thus affecting the threshold voltage of the MOS transistor.
이 표면 상태는 티탄, 텅스텐, 또는 질소로 이루어지는 장벽층이 사용되지 않는다면 수소에 의해 패시베이션될 것이다. 이 수소는 가령 가열시에 플라즈마 여기 화학 기상 증착 과정으로 증착된 패시베이션층으로부터 배출된다. 그러나, 수소는 전술한 장벽층에 침투할 수 없으므로 상기 표면 상태에 도달할 수 없거나 도달하기 곤란하다. 따라서 패시베이션은 발생하지 않거나 약간 발생한다.This surface state will be passivated by hydrogen unless a barrier layer made of titanium, tungsten, or nitrogen is used. This hydrogen is released from the passivation layer deposited by, for example, a plasma excited chemical vapor deposition process upon heating. However, since hydrogen cannot penetrate the barrier layer described above, the surface state cannot or cannot be reached. Therefore, passivation does not occur or occurs slightly.
본 발명은 기판 표면에 인접하는 반도체 영역을 갖는 반도체 엘리먼트들이 형성되는 실리콘 기판을 갖는 반도체 디바이스에 관한 것으로, 기판 표면에는 반도체 영역들이 노출되는 콘택트 창을 갖는 실리콘 산화물층이 형성되지만, 실리콘 산화물층상의 금속화층은 적어도 티탄, 텅스텐, 또는 질소로 이루어지는 장벽층과 장벽층상에 놓여지는 도전성 재료층을 포함하는 층 체계내에 형성되며, 반도체 영역에 접속된다. 본 발명은 또한 반도체 디바이스 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a silicon substrate in which semiconductor elements having semiconductor regions adjacent to the substrate surface are formed, wherein a silicon oxide layer having a contact window through which the semiconductor regions are exposed is formed on the substrate surface. The metallization layer is formed in a layer system including a barrier layer made of at least titanium, tungsten, or nitrogen and a conductive material layer overlying the barrier layer and connected to the semiconductor region. The invention also relates to a method of manufacturing a semiconductor device.
도 1은 본 발명에 따라 금속화층이 형성된 바이폴라 트랜지스터의 개략적 단면도이고,1 is a schematic cross-sectional view of a bipolar transistor in which a metallization layer is formed in accordance with the present invention;
도 2는 본 발명에 따라 금속화층이 형성된 MOS 트랜지스터의 개략적 단면도이고,2 is a schematic cross-sectional view of a MOS transistor in which a metallization layer is formed in accordance with the present invention;
도 3 내지 도 5는 본 발명의 실시예 1의 방법에 따른 반도체 디바이스 제조 단계들의 개략적 단면도이고,3 to 5 are schematic cross-sectional views of semiconductor device manufacturing steps according to the method of Embodiment 1 of the present invention,
도 6 및 도 7은 본 발명의 실시예 2의 방법에 따른 반도체 디바이스 제조 단계의 개략적 단면도이고,6 and 7 are schematic cross-sectional views of a semiconductor device manufacturing step according to the method of Embodiment 2 of the present invention,
도 8은 본 발명의 다른 실시예에 따라 금속화층이 형성된 반도체 디바이스의 개략적 단면도이다.8 is a schematic cross-sectional view of a semiconductor device having a metallization layer formed thereon in accordance with another embodiment of the present invention.
본 발명은 수소가 침투할 수 없는 장벽층이 사용되는 경우에도 표면 상태가 패시베이션될 수 있게 함으로써 전술한 단점들을 상쇄시키는 것을 목적으로 하고 있다. 반도체 디바이스는 이러한 목적 달성상 알루미늄층이 금속화층 하부의 실리콘 산화물층상에 형성되는 것에 특징을 갖고 있다.The present invention aims to offset the above-mentioned drawbacks by allowing the surface state to be passivated even when a barrier layer which cannot penetrate hydrogen is used. The semiconductor device is characterized in that an aluminum layer is formed on the silicon oxide layer under the metallization layer to achieve this object.
알루미늄층은 가열되면 실리콘 산화물층의 표면에 존재하는 수산화기 그룹과 반응하여, 알루미늄 산화물 및 원자 수소가 형성된다. 이 원자 수소는 실리콘 산화물층을 통해 확산되어 상기 표면 상태를 패시베이션시킨다. 바이폴라 트랜지스터는 콜렉터 전류의 값에 무관한 이득 요인을 나타내고 있지만, MOS 트랜지스터는 하나의 동일 반도체 디바이스에서 모두 동일한 임계 전압을 나타내고 있다.When heated, the aluminum layer reacts with the hydroxyl groups present on the surface of the silicon oxide layer to form aluminum oxide and atomic hydrogen. This atomic hydrogen diffuses through the silicon oxide layer to passivate the surface state. Bipolar transistors exhibit a gain factor independent of the value of the collector current, while MOS transistors all exhibit the same threshold voltage in one and the same semiconductor device.
서두에서 언급한 반도체 디바이스의 제조시, 실리콘 기판의 표면에는 먼저 기판 표면에 인접하는 반도체 영역들을 갖는 반도체 엘리먼트들이 형성되고, 다음 반도체 영역들이 노출되는 콘택트 창이 형성된 실리콘 산화물층이 형성되며, 이 위에 적어도 티탄, 텅스텐, 또는 질소로 이루어진 장벽층과 도전성 재료의 중첩층을 포함하는 층 체계가 실리콘 산화물층상에 증착되며, 다음 반도체 영역들에 접속된 금속화 체계가 상기 층 체계내에 형성된다.In the fabrication of the semiconductor device mentioned at the outset, a surface of a silicon substrate is first formed with semiconductor elements having semiconductor regions adjacent to the surface of the substrate, followed by a silicon oxide layer having a contact window through which the semiconductor regions are exposed. A layer system comprising a barrier layer made of titanium, tungsten, or nitrogen and an overlapping layer of conductive material is deposited on the silicon oxide layer, and a metallization system connected to the next semiconductor regions is formed in the layer system.
알루미늄층 혹은 소량의 실리콘을 포함하는 알루미늄(알루미늄-실리콘)층은 금속화층 하부의 실리콘 산화물층위에 형성된다. 이는 알루미늄층 또는 알루미늄-실리콘층이 콘택트 창이 형성되기 전에 실리콘 산화물층위에 형성되다고 점으로부터 가능하다. 다음에 알루미늄층 및 실리콘 산화물층내로 콘택트 창이 에칭된다. 그러나, 바람직하게는 알루미늄층은 콘택트 창이 실리콘 산화물층내에 형성되기 전까지는 형성되지 않는다. 다음에, 금속화층이 형성된 모든 층들은 하나의 프로세스 단계로 감소된 압력으로 증착될 수 있다. 그러한 경우의 알루미늄층은 콘택트 창내에 노출되어 존재하는 실리콘상에 형성된다.An aluminum layer or an aluminum (aluminum-silicon) layer containing a small amount of silicon is formed on the silicon oxide layer below the metallization layer. This is possible from the point that an aluminum layer or aluminum-silicon layer is formed on the silicon oxide layer before the contact window is formed. The contact window is then etched into the aluminum layer and silicon oxide layer. Preferably, however, the aluminum layer is not formed until the contact window is formed in the silicon oxide layer. Next, all the layers on which the metallization layer is formed can be deposited at reduced pressure in one process step. The aluminum layer in that case is formed on the silicon that is exposed and present in the contact window.
알루미늄층은 바람직하게는 5 내지 50 ㎚의 두께를 갖는다. 전술한 미소 두께의 알루미늄층이 사용될 경우, 알루미늄내의 실리콘의 분해로부터 발생할 수 있는 문제는 크게 상쇄된다. 실리콘상에 증착된 알루미늄층에서 실리콘이 분해되면, 실리콘에서 피트(pit)가 발생할 수 있으며, 이 피트는 알루미늄층으로부터의 알루미늄이 채워진다. 보다 두꺼운 층이 사용되면, 이 피트는 더욱 깊어져 실리콘에 존재하는 pn 접합을 단락시킬 수 있다. 전술한 미소 두께의 층이 사용되면, 실리콘이 분해될 수 있는 알루미늄의 양은 감소된다. 창의 벽상에서 알루미늄의 증착이 상쇄될 정도로 알루미늄층이 얇게 증착될 경우, 실리콘이 분해될 수 있는 알루미늄의 양은 보다 제한되며, 따라서 상기 피트의 형성도 더욱 상쇄된다. 이러한 것은 전술한 얇은 층의 증착시 작은 스텝 커버리지를 보이는 증착 프로세스를 통해 용이하게 달성할 수 있다.The aluminum layer preferably has a thickness of 5 to 50 nm. When the above-described thin aluminum layer is used, the problem that may arise from decomposition of silicon in aluminum is largely offset. When silicon decomposes in the aluminum layer deposited on the silicon, a pit may occur in the silicon, which is filled with aluminum from the aluminum layer. If a thicker layer is used, the pit can be deeper and short the pn junctions present in the silicon. If the above-described thin layer is used, the amount of aluminum from which silicon can be degraded is reduced. If the aluminum layer is deposited thin enough that the deposition of aluminum on the wall of the window is offset, the amount of aluminum that the silicon can decompose is more limited, and thus the formation of the pits is more offset. This can be readily accomplished through a deposition process that exhibits small step coverage in the deposition of the thin layer described above.
본 발명을 첨부되는 도면을 참조하여 보다 상세히 설명한다.The present invention will be described in more detail with reference to the accompanying drawings.
도 1은 실리콘 기판(1)내에 형성된 바이폴라 트랜지스터의 단면을 개략적으로 도시한 도면이다. 이 실리콘 기판은 반도체 영역(2, 3)을 포함하며, 본 실시예의 경우 반도체 영역은 기판(1)의 표면(4)에 인접한 베이스 영역(2) 및 에미터 영역(3)이다. 이 기판은 매립 영역(6)의 수단에 의해 통상의 방식으로 접촉되는 콜렉터 영역(5)을 더 포함하고 있다. 표면(4)에는 반도체 영역(2, 3)이 노출되는 콘택트 창(8)을 갖는 실리콘 산화물층(7)이 형성된다. 반도체 영역(2, 3)에 접속된 금속화층(9)이 실리콘 산화물층(7)상에 형성된다. 이 금속화층은 장벽층(11)과 장벽층(11)위에 존재하는 도전성 재료층(12)을 갖는 층 체계(10)내에 형성되며, 본 실시예의 경우 도전성 재료는 수 퍼센트의 실리콘 및 구리가 첨가된 알루미늄이다.FIG. 1 schematically shows a cross section of a bipolar transistor formed in a silicon substrate 1. This silicon substrate comprises semiconductor regions 2, 3, in which case the semiconductor region is a base region 2 and an emitter region 3 adjacent to the surface 4 of the substrate 1. The substrate further comprises a collector region 5 which is contacted in a conventional manner by means of a buried region 6. On the surface 4 is formed a silicon oxide layer 7 with a contact window 8 through which the semiconductor regions 2, 3 are exposed. A metallization layer 9 connected to the semiconductor regions 2 and 3 is formed on the silicon oxide layer 7. This metallization layer is formed in a layer system 10 having a barrier layer 11 and a conductive material layer 12 present on the barrier layer 11, in which case the conductive material is added with a percentage of silicon and copper. Is aluminum.
도 2는 실리콘 기판(20)내에 형성되는 MOS 트랜지스터의 단면을 개략적으로 도시한 도면이다. 이 실리콘 기판은 반도체 영역(21, 22)을 포함하며, 본 실시예의 경우 반도체 영역은 소스 영역(21)과 드레인 영역(22)이다. 이 영역들 사이의 기판은 MOS 트랜지스터의 채널 영역(24)을 형성한다. MOS 트랜지스터는 전계 절연 영역(23)들 사이에서 봉입된 채로 존재한다. 영역(21, 22)은 기판(20)의 표면(25)에 인접하고 있다. 전술한 채널 영역(24)위에서는 게이트 산화막(26)상에 존재하는 게이트 전극(27)이 존재한다. 표면(25)에는 바이폴라 트랜지스터와 마찬가지로 반도체 영역(21, 22)이 노출되는 콘택트 창(8)을 갖는 실리콘 산화막층(7)이 형성된다. 바이폴라 트랜지스터와 마찬가지로, 반도체 영역(21, 22)에 접속된 금속화층(9)은 실리콘 산화물층(7)상에 형성된다. 이 금속화층은 장벽층(11)과 장벽층(11)상에 존재하는 도전성 재료층(12)을 갖는 층 체계(10)내에 형성되며, 본 실시예에서 도전성 재료는 수 퍼센트의 실리콘 및 구리가 첨가된 알루미늄이다.2 is a schematic cross-sectional view of a MOS transistor formed in the silicon substrate 20. As shown in FIG. This silicon substrate includes semiconductor regions 21 and 22. In this embodiment, the semiconductor regions are the source region 21 and the drain region 22. The substrate between these regions forms the channel region 24 of the MOS transistor. The MOS transistor remains enclosed between the field insulation regions 23. Regions 21 and 22 are adjacent to surface 25 of substrate 20. On the channel region 24 described above, the gate electrode 27 existing on the gate oxide layer 26 exists. On the surface 25, similar to the bipolar transistor, a silicon oxide film layer 7 having a contact window 8 through which the semiconductor regions 21 and 22 are exposed is formed. Similar to the bipolar transistor, the metallization layer 9 connected to the semiconductor regions 21 and 22 is formed on the silicon oxide layer 7. This metallization layer is formed in a layer system 10 having a barrier layer 11 and a conductive material layer 12 present on the barrier layer 11, wherein in this embodiment the conductive material is comprised of several percent silicon and copper. Added aluminum.
장벽층(11)은 티탄 질화물(TiN)층이거나 10 내지 30 at.%의 티탄을 포함하고 있는 티탄-텅스텐(TiW) 합금층일 수 있다. 티탄-텅스텐 합금(TiW(N))에 15 내지 40at.%의 질소가 더 첨가될 수 있다.The barrier layer 11 may be a titanium nitride (TiN) layer or a titanium-tungsten (TiW) alloy layer containing 10 to 30 at.% Titanium. 15-40 at.% Of nitrogen may be further added to the titanium-tungsten alloy (TiW (N)).
간략화하기 위해 도면에서는 단일의 바이폴라 트랜지스터와 단일의 MOS 트랜지스터만이 도시되고 있다. 그러나 반도체 디바이스는 수많은 반도체 엘리먼트들을 포함할 수 있다. 금속화층(9)은 다음에 제 1 배선층이 형성되며, 그 제 1 배선층위에는 실제로 수 개의 다른 배선층이 형성된다. 이 배선층들은 각각 장벽층과 장벽층상에 존재하는 도전성 재료층을 갖는, 제 1 배선층과 동일 종류의 층 체계내에 형성될 수 있다. 모든 배선층이 형성된 후, 최종적으로 통상 실리콘 산화물 혹은 실리콘 질화물층인 패시베이션층이 PECVD 프로세스로 증착된다.For simplicity, only a single bipolar transistor and a single MOS transistor are shown in the figures. However, the semiconductor device may include a number of semiconductor elements. The metallization layer 9 is then formed with a first wiring layer, and several other wiring layers are actually formed on the first wiring layer. These wiring layers can be formed in a layer system of the same kind as the first wiring layer, each having a barrier layer and a conductive material layer present on the barrier layer. After all the wiring layers have been formed, a passivation layer, usually a silicon oxide or silicon nitride layer, is finally deposited by a PECVD process.
알루미늄층(13)은 금속화층(9) 하부의 실리콘 산화물층(7)상에 형성된다. 가열시, 알루미늄층(9)은 실리콘 산화물층(7)의 표면에 항상 존재하는 수산화기 그룹과 반응하여, 알루미늄 산화물 및 원자 수소가 형성된다. 원자 수소는 실리콘 산화물층(7)을 통해 확산하여 실리콘 기판의 표면(4, 25)에 존재하는 표면 상태를 패시베이션시킨다. 이 표면 상태들은 바이폴라 트랜지스터의 베이스와 에미터 사이에서 전류를 누설시킬 수 있다. 이 베이스 누설 전류는 낮은 콜렉터 전류시에도 여전히 비교적 강한 베이스 전류가 흐르게 한다. 이 표면 상태는 MOS 트랜지스터의 동작중에 전하를 충전할 수 있어, MOS 트랜지스터의 임계 전압은 상기 전하에 의한 영향을 받지 않는다.The aluminum layer 13 is formed on the silicon oxide layer 7 under the metallization layer 9. Upon heating, the aluminum layer 9 reacts with the hydroxyl groups always present on the surface of the silicon oxide layer 7 to form aluminum oxide and atomic hydrogen. Atomic hydrogen diffuses through the silicon oxide layer 7 to passivate the surface states present on the surfaces 4, 25 of the silicon substrate. These surface conditions can leak current between the base and emitter of a bipolar transistor. This base leakage current allows a relatively strong base current to flow even at low collector currents. This surface state can charge the charge during operation of the MOS transistor, so that the threshold voltage of the MOS transistor is not affected by the charge.
이 표면 상태는 티탄, 텅스텐, 또는 질소로 이루어지는 장벽층이 사용되지 않는다면 수소에 의해 패시베이션될 것이다. 이 수소는 가령 가열시에 플라즈마 여기 화학 기상 증착 과정으로 증착된 패시베이션층으로부터 배출된다. 그러나, 수소는 전술한 장벽층에 침투할 수 없으므로 상기 표면 상태에 도달할 수 없거나 도달하기 곤란하다. 따라서 패시베이션은 발생하지 않거나 약간 발생한다.This surface state will be passivated by hydrogen unless a barrier layer made of titanium, tungsten, or nitrogen is used. This hydrogen is released from the passivation layer deposited by, for example, a plasma excited chemical vapor deposition process upon heating. However, since hydrogen cannot penetrate the barrier layer described above, the surface state cannot or cannot be reached. Therefore, passivation does not occur or occurs slightly.
알루미늄층(13)을 사용하게 되면, 바이폴라 트랜지스터는 콜렉터 전류의 값에 무관한 이득 요인을 보일 수 있으며, 또한 MOS 트랜지스터들은 하나의 동일 반도체 디바이스내에서 모두 동일한 임계 전압을 보일 수 있다.By using the aluminum layer 13, the bipolar transistor can exhibit a gain factor independent of the value of the collector current, and the MOS transistors can all exhibit the same threshold voltage in the same semiconductor device.
도 1에서와 마찬가지로 동일한 참조 부호를 사용하는 도 3 내지 도 6에 도시된 반도체 디바이스 제조의 경우, 실리콘 기판(1)의 표면(4)에는 표면(4)에 인접하는 반도체 영역(2)을 갖는 반도체 엘리먼트들이 형성된 후에 실리콘 산화물층(7)이 형성된다. 알루미늄층(13)은 다음에 실리콘 산화물층(7)상에 증착된다. 이 위에 포토레지스트 마스크(30)이 형성되어 콘택트 창(8)이 형성될 영역에서 알루미늄층은 덮여있지 않은 상태로 유지된다. 이 콘택트 창(8)은 이어서 알루미늄층(13)과 실리콘 산화물층(7)내에 형성된다. 반도체 영역(2)은 이 창(8)내에서 노출된다.In the case of the manufacture of the semiconductor device shown in FIGS. 3 to 6 using the same reference numerals as in FIG. 1, the surface 4 of the silicon substrate 1 has a semiconductor region 2 adjacent to the surface 4. After the semiconductor elements are formed, the silicon oxide layer 7 is formed. The aluminum layer 13 is then deposited on the silicon oxide layer 7. The photoresist mask 30 is formed thereon so that the aluminum layer remains uncovered in the region where the contact window 8 is to be formed. This contact window 8 is then formed in the aluminum layer 13 and the silicon oxide layer 7. The semiconductor region 2 is exposed in this window 8.
장벽층(11)과 도전성 재료의 중첩층(12)을 포함하는 층 체계(10)는 실리콘 산화물층(7)상에 증착되며, 층 체계내에서는 반도체 영역(2)에 접속된 금속화층(9)이 형성된다.A layer scheme 10 comprising a barrier layer 11 and an overlapping layer 12 of conductive material is deposited on the silicon oxide layer 7 and within the layer scheme a metallization layer 9 connected to the semiconductor region 2. ) Is formed.
다음, 알루미늄층(13)은 콘택트 창(8)이 형성되기 전에 실리콘 산화물층(7)상에 형성되므로 금속화층(9) 하부의 실리콘 산화물층(7)상에 형성된다. 알루미늄층(13)과 실리콘 산화물층(7)내로 콘택트 창(8)이 에칭된다. 다음에, 금속화층(10)의 후속 층들이 알루미늄층(13)위와 콘택트 창(8)내에서 증착된다.Next, the aluminum layer 13 is formed on the silicon oxide layer 7 before the contact window 8 is formed, so that it is formed on the silicon oxide layer 7 under the metallization layer 9. The contact window 8 is etched into the aluminum layer 13 and the silicon oxide layer 7. Subsequently, subsequent layers of metallization layer 10 are deposited over aluminum layer 13 and in contact window 8.
그러나, 바람직하게는 도 6 및 도 7에 도시한 바와 같이, 알루미늄층(13)은 실리콘 산화물층(7)내에 콘택트 창(8)이 형성되기 전에는 형성되지 않는다. 금속화층(9)이 형성되는 모든 층(13, 11, 12)은 하나의 프로세스 단계로 감소된 압력으로 증착될 수 있다. 따라서 알루미늄층(13)은 콘택트 창(8)내의 표면(4)에서 노출되는 실리콘상에서도 또한 존재한다.However, preferably as shown in FIGS. 6 and 7, the aluminum layer 13 is not formed until the contact window 8 is formed in the silicon oxide layer 7. All the layers 13, 11, 12 in which the metallization layer 9 is formed can be deposited at reduced pressure in one process step. The aluminum layer 13 is thus also present on the silicon which is exposed at the surface 4 in the contact window 8.
알루미늄층(13)은 바람직하게는 5 내지 50㎚의 두께를 갖는다. 전술한 두께의 알루미늄층이 사용될 경우, 알루미늄내의 실리콘의 분해로 발생할 수 있는 문제는 크게 상쇄된다. 실리콘상에 증착된 알루미늄층에서 실리콘이 분해되면, 실리콘에서 피트(pit)가 발생할 수 있으며, 이 피트는 알루미늄층으로부터의 알루미늄이 채워진다. 보다 두꺼운 층이 사용되면, 이 피트는 더욱 깊어져 실리콘에 존재하는 pn 접합을 단락시킬 수 있다. 전술한 미소 두께의 층이 사용되면, 실리콘이 분해될 수 있는 알루미늄의 양은 감소된다.The aluminum layer 13 preferably has a thickness of 5 to 50 nm. When the aluminum layer of the above-mentioned thickness is used, the problem which may arise from decomposition of silicon in aluminum is largely canceled out. When silicon decomposes in the aluminum layer deposited on the silicon, a pit may occur in the silicon, which is filled with aluminum from the aluminum layer. If a thicker layer is used, the pit can be deeper and short the pn junctions present in the silicon. If the above-described thin layer is used, the amount of aluminum from which silicon can be degraded is reduced.
알루미늄층(13)은 바람직하게는 창의 벽상에서 알루미늄의 증착이 상쇄될 정도로 얇게 증착된다. 이러한 것은 전술한 얇은 층의 증착시 작은 스텝 커버리지를 보이는 증착 프로세스를 통해 용이하게 달성할 수 있다. 이러한 것은 실제로 통상의 기상 및 스퍼터 증착 프로세스인 경우에 그러하다. 실리콘이 분해될 수 있는 알루미늄의 양은 보다 제한되며, 따라서 상기 피트의 형성도 더욱 상쇄된다.The aluminum layer 13 is preferably deposited so thin that the deposition of aluminum on the wall of the window cancels out. This can be readily accomplished through a deposition process that exhibits small step coverage in the deposition of the thin layer described above. This is the case in practice with conventional vapor phase and sputter deposition processes. The amount of aluminum from which silicon can decompose is more limited, thus further counteracting the formation of the pits.
도 8은 본 발명의 다른 실시예에 따라 금속화층이 형성된 반도체 디바이스의 단면을 개략적으로 도시한 도면이다. 장벽층(11)상에 존재하는 도전성 재료층(12)은 전술의 실시예에서는 알루미늄층이었지만, 텅스텐층이 사용될 수도 있다. 전자의 경우, 장벽층은 콘택트 창내에서 노출된 실리콘이 알루미늄과 반응하는 것을 차단하며, 후자의 경우 장벽층은 텅스텐 증착시 노출된 실리콘을 보호한다. 도 8에 도시한 실시예에서, 알루미늄층(13)과 장벽층(11)은 콘택트 창(8)이 형성된 후에 증착된다. 다음, 콘택트 창(8)은 소정 두께의 텅스텐 재료가 증착된 텅스텐층(32)으로 채워지며, 다음에 이 소정 두께의 층은 실리콘 산화물층(7)상의 장벽층(13)이 다시 노출될 때까지 에칭 처리된다. 다음에 도전성 알루미늄층(12)이 증착되고, 최종적으로 금속화층(9)이 형성된다.8 is a schematic cross-sectional view of a semiconductor device in which a metallization layer is formed in accordance with another embodiment of the present invention. The conductive material layer 12 present on the barrier layer 11 was an aluminum layer in the above embodiment, but a tungsten layer may be used. In the former case, the barrier layer blocks the exposed silicon from reacting with the aluminum in the contact window, while in the latter case the barrier layer protects the exposed silicon during tungsten deposition. In the embodiment shown in FIG. 8, the aluminum layer 13 and the barrier layer 11 are deposited after the contact window 8 is formed. Next, the contact window 8 is filled with a tungsten layer 32 on which a tungsten material of a predetermined thickness is deposited, which next layer is exposed when the barrier layer 13 on the silicon oxide layer 7 is exposed again. Until the etching process. Next, the conductive aluminum layer 12 is deposited, and finally, the metallization layer 9 is formed.
Claims (6)
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP97200100 | 1997-01-16 | ||
| EP97200100.2 | 1997-01-16 | ||
| PCT/IB1998/000030 WO1998032175A1 (en) | 1997-01-16 | 1998-01-12 | Semiconductor device provided with a metallization with a barrier layer comprising at least titanium, tungsten, or nitrogen, and method of manufacturing same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000064615A true KR20000064615A (en) | 2000-11-06 |
Family
ID=8227933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980707310A KR20000064615A (en) | 1997-01-16 | 1998-01-12 | Semiconductor device and semiconductor device manufacturing method |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0917737A1 (en) |
| JP (1) | JP2000507052A (en) |
| KR (1) | KR20000064615A (en) |
| WO (1) | WO1998032175A1 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6740580B1 (en) * | 1999-09-03 | 2004-05-25 | Chartered Semiconductor Manufacturing Ltd. | Method to form copper interconnects by adding an aluminum layer to the copper diffusion barrier |
| TW478101B (en) * | 2000-03-23 | 2002-03-01 | Ibm | Structure for protecting copper interconnects in low dielectric constant materials from oxidation |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3860948A (en) * | 1964-02-13 | 1975-01-14 | Hitachi Ltd | Method for manufacturing semiconductor devices having oxide films and the semiconductor devices manufactured thereby |
| JPS557020B2 (en) * | 1971-11-15 | 1980-02-21 | ||
| JPS59198734A (en) * | 1983-04-25 | 1984-11-10 | Mitsubishi Electric Corp | Multilayer interconnection structure |
| US5366925A (en) * | 1993-09-27 | 1994-11-22 | United Microelectronics Corporation | Local oxidation of silicon by using aluminum spiking technology |
-
1998
- 1998-01-12 WO PCT/IB1998/000030 patent/WO1998032175A1/en not_active Application Discontinuation
- 1998-01-12 JP JP10529172A patent/JP2000507052A/en active Pending
- 1998-01-12 EP EP98900027A patent/EP0917737A1/en not_active Withdrawn
- 1998-01-12 KR KR1019980707310A patent/KR20000064615A/en not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| WO1998032175A1 (en) | 1998-07-23 |
| JP2000507052A (en) | 2000-06-06 |
| EP0917737A1 (en) | 1999-05-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0157044B1 (en) | Metal plate capacitor and method for making the same | |
| US6025265A (en) | Method of forming a landing pad structure in an integrated circuit | |
| US5591672A (en) | Annealing of titanium - titanium nitride in contact hole | |
| KR100208846B1 (en) | Silicide-metal capacitor for poly gate process and manufacturing method thereof | |
| EP0119497B1 (en) | Method of forming electrode/wiring layer | |
| US4057460A (en) | Plasma etching process | |
| KR930004117B1 (en) | Manufacturing method of semiconductor device | |
| US5705442A (en) | Optimized tungsten contact plug process via use of furnace annealed barrier layers | |
| US20050189615A1 (en) | Non-continuous encapsulation layer for mim capacitor | |
| US4081896A (en) | Method of making a substrate contact for an integrated circuit | |
| US6316835B1 (en) | Method for forming zig-zag bordered openings in semiconductor structures and structures formed | |
| US5366928A (en) | Method of manufacturing a semiconductor device, in which a metal conductor track is provided on a surface of a semiconductor body | |
| US6187665B1 (en) | Process for deuterium passivation and hot carrier immunity | |
| US5521416A (en) | Semiconductor device having gate electrode and impurity diffusion layer different in conductivity type and method of manufacturing the same | |
| US6153919A (en) | Bipolar transistor with polysilicon dummy emitter | |
| KR20000064615A (en) | Semiconductor device and semiconductor device manufacturing method | |
| US5180688A (en) | Method of forming tunneling diffusion barrier for local interconnect and polysilicon high impedance device | |
| US5661079A (en) | Contacting process using O-SIPOS layer | |
| US5350711A (en) | Method of fabricating high temperature refractory metal nitride contact and interconnect structure | |
| US7214608B2 (en) | Interlevel dielectric layer and metal layer sealing | |
| US6674151B1 (en) | Deuterium passivated semiconductor device having enhanced immunity to hot carrier effects | |
| US20040058519A1 (en) | Method for forming bit line contact | |
| KR0166802B1 (en) | Metal wiring forming method of semiconductor device | |
| US6541839B1 (en) | Microelectronics structure comprising a low voltage part provided with protection against a high voltage part and method for obtaining said protection | |
| KR0168156B1 (en) | Metal wiring forming method of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |