KR20000060067A - Apparatus For Data Transmission/Reception By Using CPU Peripheral Bus In Exchange System - Google Patents

Apparatus For Data Transmission/Reception By Using CPU Peripheral Bus In Exchange System Download PDF

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KR20000060067A
KR20000060067A KR1019990008103A KR19990008103A KR20000060067A KR 20000060067 A KR20000060067 A KR 20000060067A KR 1019990008103 A KR1019990008103 A KR 1019990008103A KR 19990008103 A KR19990008103 A KR 19990008103A KR 20000060067 A KR20000060067 A KR 20000060067A
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김관호
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서평원
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Abstract

PURPOSE: An apparatus for transmitting and receiving data using a CPU peripheral bus for a switch is provided for integrating a plurality of buffers and resistors which form a CPU peripheral bus into one chip. CONSTITUTION: There are provided a CPU(100), a PLD(Programmable Logic Device)(110), a switching unit(120), a controller(130) and a memory unit(140). The CPU supplies data to the controller or supplies the data to the memory unit through the switching units. The PKD(20) generates a control signal in accordance with a corresponding address based on the address transmitted from the CPU through an address bus(IA) for thereby controlling the switching unit(120). The controller receives an address and data transmitted from the CPU through the address bus(MA) and data bus(MD) and the switching unit(120).

Description

교환기에서 씨피유 주변 버스를 이용한 데이타 송수신 장치{Apparatus For Data Transmission/Reception By Using CPU Peripheral Bus In Exchange System}Apparatus For Data Transmission / Reception By Using CPU Peripheral Bus In Exchange System}

본 발명은 교환기내 CPU 주변 버스를 이용하여 데이타 송수신하는 시스템에 관한 것으로, 특히 CPU 주변 버스를 구성하는 다수의 버퍼 및 저항을 단일칩화 하도록 한 교환기내 CPU 주변 버스를 이용한 데이타 송수신 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a system for transmitting and receiving data using a CPU peripheral bus in an exchange, and more particularly, to a data transmitting / receiving apparatus using an CPU peripheral bus in an exchange to single chip a plurality of buffers and resistors constituting a CPU peripheral bus.

일반적으로, 교환기등과 같은 대규모의 시스템뿐만아니라 현대의 통신장비들은 기본적인 전송기능외의 부가기능을 수행하기 위해 보드내에 CPU를 구비하는데, 해당 CPU에서 전송되는 데이타를 조작하여 새로운 정보를 만들어내는 것뿐만아니라 많은 컨트롤러(Controller)들을 제어하므로, 해당 CPU와 다수의 컨트롤러간의 다수의 버스구조로 운용되고 있다.In general, modern communication equipment as well as large-scale systems such as exchangers have a CPU on board to perform additional functions besides the basic transfer function, but not only to generate new information by manipulating the data transmitted from the CPU. In addition, since it controls many controllers, it is operated by multiple bus structures between the CPU and multiple controllers.

이러한, 종래의 교환기내 CPU의 주변 버스를 이용한 데이타 송수신시스템의 일예로서, 도 1에 도시한 바와 같이, CPU(10)와, PLD(Programmable Logic Device;20)와, 버퍼부(31~34)와, 제어부(40)와, 메모리부(50)를 구비한다.As an example of such a data transmission / reception system using a peripheral bus of a CPU in a conventional exchange, as shown in FIG. 1, the CPU 10, the PLD (Programmable Logic Device) 20, and the buffer units 31 to 34 are shown. And a control unit 40 and a memory unit 50.

여기서, 각 디바이스를 연결하는 버스는 상기 CPU(10)의 어드레스 버스인 IA와, 데이타버스인 ID, 상기 메모리부(50)의 어드레스 버스인 PA와, 데이타 버스인 PD, 상기 제어부(40)의 어드레스 버스인 MA와, 데이타 버스인 MD를 구성한다.The buses connecting the devices include IA, which is an address bus of the CPU 10, ID, which is a data bus, PA, which is an address bus of the memory unit 50, PD, which is a data bus, and the controller 40. MA, which is an address bus, and MD, which is a data bus, are constituted.

상기 CPU(10)는 자신에게 할당된 어드레스 버스(IA)와 데이타 버스(ID)를 통해 버퍼부(31~34)를 거쳐 제어부(40)측에 데이타를 공급하거나, 버퍼부(31,33)를 거쳐 메모리부(50)측에 데이타를 공급한다.The CPU 10 supplies data to the controller 40 through the buffer units 31 to 34 through the address bus IA and the data bus ID allocated thereto, or the buffer units 31 and 33. The data is supplied to the memory section 50 via.

상기 PLD(20)는 상기 CPU(10)로부터 어드레스 버스(IA)를 통해 전송되는 어드레스를 보고, 기설정된 어드레스 맵에 따라 제어신호를 생성하여 상기 버퍼부(31~34)를 제어한다.The PLD 20 looks at an address transmitted from the CPU 10 through the address bus IA, generates a control signal according to a predetermined address map, and controls the buffer units 31 to 34.

상기 제어부(40)는 자신에게 할당된 어드레스 버스(MA)와 데이타 버스(MD)를 통해 상기 버퍼부(31~34)를 거쳐 상기 CPU(10)로부터 전송되는 어드레스 및 데이타를 수신하거나, 상기 CPU(10)로 송신한다.The controller 40 receives an address and data transmitted from the CPU 10 via the buffer units 31 to 34 through an address bus MA and a data bus MD allocated thereto, or the CPU Send to (10).

상기 메모리부(50)는 자신에게 할당된 어드레스 버스(PA)와 데이타버스(PD)를 통해 상기 버퍼부(31,33)를 거쳐 상기 CPU(10)로부터 전송되는 어드레스 및 데이타를 수신하거나, 상기 CPU(10)로 송신한다.The memory unit 50 receives the address and data transmitted from the CPU 10 via the buffer units 31 and 33 through the address bus PA and the data bus PD allocated thereto, It transmits to CPU10.

상기 버퍼부(31~34)는 상기 PLD(20)로부터 전송되는 제어신호에 의해 버퍼부(31,33)의 /OE신호가 인에이블 되고, 버퍼부(33)의 데이타 전송방향이 결정되면, 상기 CPU(10)로부터 전송된 어드레스 및 데이타를 상기 메모리부(50)측으로 공급하고, 상기 PLD(20)로부터 전송되는 제어신호에 의해 모든 버퍼부(31~34)의 /OE신호가 인에이블되고, 버퍼부(33,34)의 데이타 전송방향이 결정되면, 상기 CPU(10)로부터 전송된 어드레스 및 데이타를 상기 제어부(40)측으로 공급한다.When the buffer units 31 to 34 are enabled by the / OE signals of the buffer units 31 and 33 by the control signal transmitted from the PLD 20 and the data transfer direction of the buffer unit 33 is determined, The address and data transmitted from the CPU 10 are supplied to the memory unit 50, and the / OE signals of all the buffer units 31 to 34 are enabled by the control signal transmitted from the PLD 20. When the data transfer direction of the buffer units 33 and 34 is determined, the address and data transferred from the CPU 10 are supplied to the control unit 40 side.

전술한 바와 같은, 종래 CPU의 주변 버스를 통해 어드레스 및 데이타를 전송하는 동작을 살펴보기로 한다.As described above, an operation of transmitting an address and data through a peripheral bus of a conventional CPU will be described.

먼저, CPU(10)에서 메모리부(50)를 접속하여 어드레스 및 데이타를 전송할 경우에, 어드레스 및 데이타를 어드레스 버스(IA)와 데이타 버스(ID)를 통해 버퍼부(31~34)측으로 전송하게 된다.First, when the CPU 10 connects the memory unit 50 to transfer the address and data, it transfers the address and data to the buffer units 31 to 34 through the address bus IA and the data bus ID. do.

이때, PLD(20)는 기설정된 소정 어드레스맵에 의해서 해당 CPU(10)의 어드레스 버스(IA)를 통해 전송되는 어드레스를 참조하여 제1버퍼부(31)와 제3버퍼부(33)의 /OE(Output Enable)신호를 활성화시킴과 동시에, 해당 제3버퍼부(33)측으로 DIR신호를 전송하여 데이타전송방향을 결정하게 된다. 그리고, 제2버퍼부(32)와 제4버퍼부(34)의 /OE신호를 비활성화시키게 된다.At this time, the PLD 20 refers to an address transmitted through the address bus IA of the CPU 10 according to a predetermined address map, and the / of the first buffer unit 31 and the third buffer unit 33 are changed. At the same time as the OE (Output Enable) signal is activated, the DIR signal is transmitted to the third buffer unit 33 to determine the data transmission direction. Then, the / OE signals of the second buffer portion 32 and the fourth buffer portion 34 are deactivated.

여기서, 어드레스 버스는 단방향이기 때문에 버퍼부(31,33)가 /OE신호의 상태에 따라 연결 및 차단되지만, 데이타 버스는 양방향이므로 버퍼부(32,34)가 /OE신호의 상태에 따라 연결됨과 동시에, DIR신호를 전송하여 데이타의 전송방향을 결정한 후 데이타를 쓰거나 읽게 된다.Here, since the address bus is unidirectional, the buffer units 31 and 33 are connected and disconnected according to the state of the / OE signal. However, since the data bus is bidirectional, the buffer units 32 and 34 are connected according to the state of the / OE signal. At the same time, the DIR signal is transmitted to determine the data transfer direction, and then data is written or read.

이에, 해당 제1버퍼부(31)와 제3버퍼부(33)의 /OE신호가 활성화되면, 해당 CPU(10)와 메모리부(50)간의 어드레스 버스(IA,PA)와 데이타 버스(ID,PD)가 연결되게 되어, 해당 CPU(10)로부터 전송되는 어드레스를 어드레스 버스(PA)를 통해 메모부측(50)측으로 전송하고, 해당 CPU(10)로부터 전송되는 데이타를 데이타 버스(PD)를 통해 메모리부(50)측으로 전송하게 된다.Therefore, when the / OE signal of the first buffer unit 31 and the third buffer unit 33 is activated, the address buses IA and PA and the data bus ID between the CPU 10 and the memory unit 50 are activated. , The PD is connected, transfers the address transmitted from the CPU 10 to the memo unit side 50 via the address bus PA, and transmits the data transferred from the CPU 10 to the data bus PD. Through the transmission to the memory unit 50 side.

한편, CPU(10)에서 제어부(40)를 접속하여 어드레스 및 데이타를 전송할 경우에, 어드레스 및 데이타를 어드레스 버스(IA)와 데이타 버스(ID)를 통해 버퍼부(31~34)측으로 전송하게 된다.On the other hand, when the CPU 10 is connected to the control unit 40 to transfer the address and data, the address and data are transferred to the buffer units 31 to 34 through the address bus IA and the data bus ID. .

이때, PLD(20)는 기설정된 소정 어드레스맵에 의해서 해당 CPU(10)로부터 어드레스 버스(IA)를 통해 전송되는 어드레스를 참조하여 버퍼부(31~34)의 /OE신호를 활성화 시킴과 동시에, 제3버퍼부(33)와 제4버퍼부(34)측으로 DIR신호를 전송하여 데이타의 전송방향을 결정한다.At this time, the PLD 20 refers to an address transmitted from the CPU 10 through the address bus IA by a predetermined address map to activate the / OE signal of the buffer units 31 to 34, and The DIR signal is transmitted to the third buffer portion 33 and the fourth buffer portion 34 to determine the data transmission direction.

여기서, 상기와 마찬가지로 어드레스 버스는 단방향이기 때문에 /OE신호의 상태에 따라 연결 및 차단되지만, 데이타 버스는 양방향이므로 /OE신호의 상태에 따라 연결 및 차단됨과 동시에, 데이타 전송방향을 표시하는 DIR신호를 전송하여 데이타 방향을 결정해야만 한다.Here, as above, the address bus is unidirectional and connected and disconnected according to the state of the / OE signal. However, since the data bus is bidirectional, the address bus is connected and disconnected according to the state of the / OE signal. The data direction must be determined by transmission.

이에, 해당 버퍼부(31~34)의 /OE신호가 활성화시키고, 제3버퍼부(33)와 제4버퍼부(34)측으로 DIR신호를 전송하게 되면, 해당 CPU(10)와 제어부(40)간의 어드레스 버스(IA,PA,MA)와 데이타 버스(ID,PD,MD)가 연결되어, 해당 CPU(10)로부터 전송되는 어드레스와 데이타를 어드레스버스(MA)와 데이타 버스(MD)를 통해 제어부(50)측으로 전송하게 된다.Accordingly, when the / OE signal of the corresponding buffer units 31 to 34 is activated, and the DIR signal is transmitted to the third buffer unit 33 and the fourth buffer unit 34, the CPU 10 and the controller 40 Address bus (IA, PA, MA) and data bus (ID, PD, MD) are connected, and the address and data transmitted from the CPU 10 are transferred via the address bus MA and data bus MD. Transmission to the control unit 50 side.

이와 같이, 종래 CPU의 주변 버스를 구성하기 위해서 다수의 버퍼부를 구비하여 다수의 버스라인에 풀업저항을 사용하게 되며, 디바이스의 버스 폭 변경시 PCB설계를 변경하여 버스의 폭이 1비트만 늘어나도 이에 따른 PCB패턴 수정이 필요하다.In this way, a pull-up resistor is used for a plurality of bus lines by providing a plurality of buffer units to configure a peripheral bus of a conventional CPU, and when the bus width of the device is changed, the PCB design is changed to increase the bus width by only 1 bit. Accordingly, it is necessary to modify the PCB pattern.

또한, 동일 한 주기를 가지는 버퍼부와 PCB패턴들이 많이 존재하므로 전자파 장애(EMI;Electromagnetic Interference)를 많이 발생시키는 문제점이 있다.In addition, since there are many buffer parts and PCB patterns having the same period, there is a problem of generating a lot of electromagnetic interference (EMI).

본 발명은 전술한 바와 같은 문제점을 감안하여 안출한 것으로, 교환기내 CPU 주변 버스에 있어 다수의 버퍼부를 사용하지 않고 단일화된 스위칭부를 통해 데이타를 송수신함으로써, 각 버스들이 연결된 회로들이 감소하고 이로 인해 전자파 장애를 감소시킬뿐만아니라, 제조원가를 줄임을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made in view of the above-described problems, and by transmitting and receiving data through a single switching unit without using a plurality of buffer units in a CPU peripheral bus in an exchange, circuits to which each bus is connected are reduced, thereby causing electromagnetic waves. It aims not only to reduce obstacles, but also to reduce manufacturing costs.

도 1은 종래의 교환기내 CPU 주변 버스를 이용한 데이타 송수신 장치를 나타낸 구성블록도.1 is a block diagram showing a data transmission and reception apparatus using a CPU peripheral bus in a conventional exchange.

도 2는 본 발명의 실시예에 따른 교환기내 CPU 주변 버스를 이용한 데이타 송수신장치를 나타낸 구성블록도.2 is a block diagram illustrating a data transmission and reception apparatus using a CPU peripheral bus in an exchange according to an exemplary embodiment of the present invention.

도 3은 도 2에 도시한 스위칭부를 나타낸 상세 구성블록도.3 is a detailed block diagram illustrating the switching unit illustrated in FIG. 2.

도 4a 및 도 4b는 도 2에 도시한 스위칭부의 동작 프로그램.4A and 4B are operation programs of the switching unit shown in FIG.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : CPU 110 : PLD100: CPU 110: PLD

120 : 스위칭부 121~126 : 입출력부120: switching unit 121 to 126: input and output unit

127 : 라우팅풀 130 : 제어부127: routing pool 130: control unit

140 : 메모리부140: memory unit

상기와 같은 목적을 달성하기 위해 본 발명은, 자신에게 할당된 어드레스 버스(IA)와 데이타 버스(ID)를 통해 어드레스 및 데이타를 제공하는 CPU와, 상기 CPU로부터 어드레스 버스(IA)를 통해 전송되는 어드레스를 보고, 해당 어드레스에 따라 제어신호를 생성하는 PLD와, 자신에게 할당된 어드레스 버스(MA)와 데이타 버스(MD)를 통해 상기 스위칭부를 거쳐 상기 CPU로부터 전송되는 어드레스 및 데이타를 수신하거나, 상기 CPU로 송신하는 제어부와, 자신에게 할당된 어드레스 버스(PA)와 데이타버스(PD)를 통해 상기 스위칭부를 거쳐 상기 CPU로부터 전송되는 어드레스 및 데이타를 수신하거나, 상기 CPU로 송신하는 메모리부를 구비하는 교환기내 CPU주변버스를 이용한 데이타 송수신 장치에 있어서, 상기 PLD로부터 전송되는 제어신호에 따라 상기 CPU로부터 전송된 어드레스 및 데이타를 상기 메모리부측으로 공급하거나, 상기 제어부측으로 공급하는 스위칭부를 더 구비하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a CPU that provides addresses and data through an address bus IA and a data bus ID assigned thereto, and is transmitted from the CPU through an address bus IA. A PLD for generating a control signal according to the address and receiving an address and data transmitted from the CPU through the switching unit through an address bus MA and a data bus MD assigned thereto; And a control unit for transmitting to the CPU, and a memory unit for receiving or transmitting an address and data transmitted from the CPU via the switching unit via the address bus PA and the data bus PD assigned thereto. A data transmission / reception apparatus using an in-flight CPU peripheral bus, wherein the data is transmitted from the CPU according to a control signal transmitted from the PLD. Supplying dress and data toward the memory unit, or characterized in that it further comprises a switch which supplies the side of the controller.

한편, 상기 스위칭부는 인가되는 신호을 매핑하여 전송하는 다수의 입출력부와; 상기 다수의 입출력부로부터 입력되는 어드레스 제어신호의 상태에 따라 연결 및 차단시키고, 상기 다수의 입출력부로부터 입력되는 데이타 제어신호의 상태에 따라 연결 및 차단시킴과 동시에, 입력되는 데이타 방향신호를 제어하는 라우팅풀를 구비하는 것을 특징으로 한다.On the other hand, the switching unit and a plurality of input and output unit for mapping and transmitting the applied signal; Connecting and disconnecting according to the state of address control signals inputted from the plurality of input / output units, connecting and disconnecting according to the state of data control signals inputted from the plurality of input / output units, and controlling input data direction signals. It is characterized by having a routing pool.

한편, 상기 라우팅풀은 다수의 멀티플렉서의 선택단자를 구비하며, 해당 선택단자에 상기 다수의 입출력부로부터 인가되는 선택신호에 따라 스위칭하는 것을 특징으로 한다.On the other hand, the routing pool is provided with a selection terminal of a plurality of multiplexers, it characterized in that switching to the selection terminal in accordance with the selection signal applied from the plurality of input and output units.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명에 따른 교환기내 CPU의 주변 버스를 이용한 데이타 송수신시스템의 일예로서, 도 2에 도시한 바와 같이, CPU(100)와, PLD(Programmable Logic Device;110)와, 스위칭부(120)와, 제어부(130)와, 메모리부(140)를 구비하여 이루어진다.As an example of a data transmission / reception system using a peripheral bus of a CPU in an exchange according to the present invention, as shown in FIG. 2, a CPU 100, a programmable logic device (PLD) 110, a switching unit 120, The control unit 130 and the memory unit 140 is provided.

여기서, 각 디바이스를 연결하는 버스는 종래의 구성과 동일하므로 그에 대한 설명을 생략한다.Here, since the bus connecting each device is the same as the conventional configuration, a description thereof will be omitted.

상기 CPU(10)는 자신에게 할당된 어드레스 버스(IA)와 데이타 버스(ID)를 통해 상기 스위칭부(120)를 거쳐 제어부(40)측에 데이타를 공급하거나, 상기 스위칭부(31,33)를 거쳐 메모리부(50)측에 데이타를 공급한다.The CPU 10 supplies data to the control unit 40 via the switching unit 120 through the address bus IA and the data bus ID allocated thereto, or the switching units 31 and 33. The data is supplied to the memory section 50 via.

상기 PLD(20)는 상기 CPU(10)로부터 어드레스 버스(IA)를 통해 전송되는 어드레스를 보고, 해당 어드레스에 따라 제어신호를 생성하여 상기 스위칭부(120)를 제어한다.The PLD 20 looks at an address transmitted from the CPU 10 through the address bus IA, generates a control signal according to the address, and controls the switching unit 120.

상기 제어부(40)는 자신에게 할당된 어드레스 버스(MA)와 데이타 버스(MD)를 통해 상기 스위칭부(120)를 거쳐 상기 CPU(10)로부터 전송되는 어드레스 및 데이타를 수신하거나, 상기 CPU(10)로 송신한다.The controller 40 receives an address and data transmitted from the CPU 10 via the switching unit 120 through an address bus MA and a data bus MD allocated thereto, or the CPU 10. To send).

상기 메모리부(50)는 자신에게 할당된 어드레스 버스(PA)와 데이타버스(PD)를 통해 상기 스위칭부(120)를 거쳐 상기 CPU(10)로부터 전송되는 어드레스 및 데이타를 수신하거나, 상기 CPU(10)로 송신한다.The memory unit 50 receives the address and data transmitted from the CPU 10 via the switching unit 120 through the address bus PA and the data bus PD allocated thereto, or the CPU ( 10).

상기 스위칭부(120)는 상기 PLD(20)로부터 전송되는 제어신호에 따라 상기 CPU(10)로부터 전송된 어드레스 및 데이타를 상기 메모리부(50)측으로 공급하거나, 상기 제어부(40)측으로 공급하는 블록으로서, 도 3에 도시한 바와 같이, 다수의 입 출력부(121~126)와, 라우팅풀(127)를 구비하여 이루어진다.The switching unit 120 supplies the address and data transmitted from the CPU 10 to the memory unit 50 side or the control unit 40 side according to the control signal transmitted from the PLD 20. As shown in FIG. 3, a plurality of input / output units 121 to 126 and a routing pool 127 are provided.

상기 다수의 입출력부(121~126)는 인가되는 신호을 매핑하여 상기 스위칭부(120)로 전송한다.The plurality of input / output units 121 to 126 map the applied signals to the switching unit 120.

상기 라우팅풀(127)는 상기 다수의 입출력부(121~126)로부터 입력되는 어드레스 제어신호의 상태에 따라 연결 및 차단시키고, 상기 다수의 입출력부(121~126)로부터 입력되는 데이타 제어신호의 상태에 따라 연결 및 차단시킴과 동시에, 입력되는 데이타 방향신호를 제어한다. 또한, 상기 라우팅풀(127)은 다수의 멀티플렉서의 선택단자(미표시)를 구비하며, 해당 선택단자에 상기 다수의 입출력부(121~126)로부터 인가되는 선택신호에 따라 스위칭한다.The routing pool 127 is connected and disconnected according to the state of the address control signals input from the plurality of input / output units 121 to 126, and the state of the data control signals input from the plurality of input / output units 121 to 126. In accordance with the connection and disconnection according to the control, the input data direction signal is controlled. In addition, the routing pool 127 includes a selection terminal (not shown) of a plurality of multiplexers, and switches according to selection signals applied from the plurality of input / output units 121 to 126 to the selection terminal.

전술한 바와 같이 구성되는 본 발명의 동작을 첨부된 도면에 따라 상세하게 설명하면 다음과 같다.The operation of the present invention configured as described above will be described in detail with reference to the accompanying drawings.

먼저, CPU(100)는 자기에게 할당된 어드레스 버스(IA)와 데이타 버스(ID)를 통해서 어드레스와 데이타를 스위칭부(120)를 거쳐 제어부(130)나 메모리부(140)측으로 전송하여 데이타를 쓰게 되거나, 해당 제어부(130)나 메모리부(140)측으로부터 자기에게 할당된 어드레스 버스(PA,MA)와 데이타 버스(PD,MD)를 통해서 어드레스와 데이타를 스위칭부(120)를 거쳐 CPU(100)측으로 전송하여 데이타를 읽게 된다.First, the CPU 100 transmits the address and data to the control unit 130 or the memory unit 140 via the switching unit 120 through the address bus IA and the data bus ID assigned thereto. The address and data are transferred through the switching unit 120 through the address bus PA and MA and the data bus PD and MD assigned to the controller 130 or the memory 140. The data is read by sending it to 100).

이때, PLD(110)는 해당 CPU(100)로부터 어드레스 버스(IA)를 통해 전송되는 유효한 어드레스를 보고, 기설정된 어드레스 맵을 참조하여 CPU(100)와 제어부(130)간 또는 CPU(100)와 메모리부(140)간의 해당 어드레스 버스(IA,MA,PA)의 연결 및 차단을 결정하는 어드레스 제어신호(/IAOE,/MAOE,/PAOE), 데이타 버스(ID,MD,PD)의 연결 및 차단을 결정하는 데이타 제어신호(/IDOE,/IDOE,/PDOE) 및 데이타를 전송할 방향을 결정하는 데이타 전송방향신호(/IDDIR,/MDDIR,/PDDIR)를 결정하여 해당 스위칭부(120)측으로 전송하게 된다.At this time, the PLD 110 may view a valid address transmitted from the CPU 100 through the address bus IA, and may refer to a predetermined address map, between the CPU 100 and the controller 130 or with the CPU 100. Connection and blocking of address control signals (/ IAOE, / MAOE, / PAOE) and data buses (ID, MD, PD) that determine the connection and disconnection of the corresponding address buses (IA, MA, PA) between the memory units 140 Determine the data control signal (/ IDOE, / IDOE, / PDOE) and the data transmission direction signal (/ IDDIR, / MDDIR, / PDDIR) to determine the direction of data transmission to the corresponding switching unit 120 do.

여기서, 해당 스위칭부(120)를 상세하게 살펴보면, 해당 스위칭부(120)는 기존의 다수의 버퍼부를 단일화 시키고, 이에 대한 동작은 도 4에 도시한 프로그램에 의해 동작되는데, 이때, 도 4a에 도시한 프로그램은 모든 입출력 핀을 풀업으로 설정하고, 이로 인해서 버스에 달아주어야만 하는 풀업저항의 수를 줄일수 있게 하며, 어드레스 버스 및 데이타 버스를 정의하고 폭을 지정하며, 버스의 속성을 지정하고 실제 핀과 매핑하며, 신호선의 속성을 지정하고 실제 핀과의 매핑하는 프로그램이다.Here, when the switch unit 120 is described in detail, the switch unit 120 unifies a plurality of existing buffer units, and an operation thereof is performed by a program shown in FIG. 4, in which case shown in FIG. 4A. One program configures all I / O pins as pullups, thereby reducing the number of pullup resistors that must be attached to the bus, defining and specifying the address bus and data bus, specifying the bus properties, and specifying the actual pins of the bus. It is a program that maps and maps the signal lines and assigns them to the actual pins.

그리고, 도 4b에 도시한 프로그램은 버스의 제어를 수행하는 프로그램으로서 실제로 스위칭부(120)를 관리하고, 어드레스 버스는 서로 연결되면 되고, PLD(110)가 생성한 /OE신호를 이용하여 연결하고 차단하게만 하면 된다.The program shown in FIG. 4B is a program for controlling the bus and actually manages the switching unit 120, and the address buses may be connected to each other, and connected using the / OE signal generated by the PLD 110. You just need to block it.

그리고, 데이타 버스는 양방향으로 데이타 전송방향을 지정하야 하는데, Mx(x=0,1,2,3)는 버스를 의미하고, Sx(x=0,1)는 멀티플렉서의 선택단자를 의미한다. 그리고, Sx에 입력되는 신호는 /IDDIR,/PDDIR,/MDDIR의 세가지 신호가 있으며, 해당 /PDDIR과 /MDDIR은 같은 방향을 표시하므로 혼용해서 사용할수 있다. 따라서, 방향을 나타내는 신호는 모두 2개이고, 2개의 신호가 나타낼 수 있는 패턴은 00,01,10,11인데, 우리가 원하는 결과를 얻도록 Mx를 정의하도록 한다.In addition, the data bus must specify a data transfer direction in both directions, where Mx (x = 0,1,2,3) means a bus and Sx (x = 0,1) means a selection terminal of the multiplexer. The signal input to Sx has three signals, / IDDIR, / PDDIR, and / MDDIR. The / PDDIR and / MDDIR indicate the same direction, so they can be used interchangeably. Thus, there are two signals that indicate the direction, and the patterns that can be represented by the two signals are 00, 01, 10, and 11, let us define Mx to achieve the desired result.

!IAOE! IAOE !MAOE! MAOE !PAOE! PAOE IA => MAIA => MA 00 00 1One IA => PAIA => PA 00 1One 00

!IDOE! IDOE !MDOE! MDOE !PDOE! PDOE !IDDIR! IDDIR !MDDIR! MDDIR !PDDIR! PDDIR ID => MDID => MD 00 00 1One 00 00 xx ID => PDID => PD 00 1One 00 00 xx 00 MD => IDMD => ID 00 00 1One 1One 1One 00 PD => IDPD => ID 00 1One 00 1One 00 1One

상기 표 1은 어드레스 버스를 제어하는 어드레스 제어신호를 나타내고, 표 2는 데이타 버스를 제어하는 데이타 제어신호 및 데이타 전송방향제어신호를 나타낸다.Table 1 shows an address control signal for controlling the address bus, and Table 2 shows a data control signal and a data transmission direction control signal for controlling the data bus.

그러면, 표 1, 표 2 및 도 4에 도시한 프로그램을 참고하여 첫번째 CPU에서 제어부측으로 데이타를 쓸 경우, 해당 스위칭부(120)는 상기 PLD(110)로부터 전송되는 어드레스 제어신호의 상태에 의해 제1입출력부(121)의 /IAOE신호와 제5입출력부(125)의 /MAOE신호가 인에이블되면, 해당 스위칭부(120)내 라우팅풀(127)에서는 어드레스 버스인 IA와 MA가 연결되게 된다.Then, when writing data from the first CPU to the controller side with reference to the programs shown in Table 1, Table 2, and FIG. 4, the corresponding switching unit 120 is set by the state of the address control signal transmitted from the PLD 110. When the / IAOE signal of the first input / output unit 121 and the / MAOE signal of the fifth input / output unit 125 are enabled, the IA and the MA, which are address buses, are connected in the routing pool 127 in the corresponding switching unit 120. .

동시에, 해당 스위칭부(120)는 상기 PLD(110)로부터 전송되는 데이타 제어신호의 상태에 의해 제2입출력부(122)의 /IDOE신호와 제6입출력부(126)의 /MDOE신호가 인에이블되면, 해당 스위칭부(120)내 라우팅풀(127)에서는 데이타 버스인 ID와 MD가 연결되게 되고, 이때, 데이타 버스는 양방향이므로 해당 PLD(110)로부터 전송되는 선택된 데이타 전송방향신호에 의해 데이타 전송 방향을 결정하게 된다. 즉, 상기 표 2및 도4b를 참조하여 MD에는 MO에 ID가 연결되어 있으므로 4개의 Mx(x=0,1,2,3)중에 MO를 선택하기 위해서 /IDDIR신호와 /MDDIR신호가 00의 선택신호(SO,S1)가 필요하게 되고, 해당 선택신호(SO,S1)가 전송됨에 따라 해당 /IDDIR신호와 /MDDIR신호가 연결되게 된다.At the same time, the switching unit 120 enables the / IDOE signal of the second input / output unit 122 and the / MDOE signal of the sixth input / output unit 126 by the state of the data control signal transmitted from the PLD 110. In this case, the routing pool 127 in the switching unit 120 connects the ID and the MD which are the data buses. In this case, since the data buses are bidirectional, the data is transmitted by the selected data transmission direction signal transmitted from the corresponding PLD 110. Will determine the direction. That is, since the ID is connected to the MO in the MD with reference to Table 2 and FIG. 4B, the / IDDIR signal and the / MDDIR signal are set to 00 in order to select the MO among four Mx (x = 0, 1, 2, 3). The selection signals SO and S1 are required, and the corresponding / IDDIR and / MDDIR signals are connected as the selection signals SO and S1 are transmitted.

두번째, CPU에서 메모리부측으로 어드레스 및 데이타를 전송할 경우, 해당 스위칭부(120)는 상기 PLD(110)로부터 전송되는 어드레스 제어신호의 상태에 의해 제1입출력부(121)의 /IAOE신호와 제3입출력부(125)의 /PAOE신호가 인에이블되면, 해당 스위칭부(120)내 라우팅풀(127)에서는 어드레스 버스인 IA와 PA가 연결되게 된다.Second, when the CPU transmits an address and data from the CPU to the memory unit, the switching unit 120 transmits the / IAOE signal of the first input / output unit 121 and the third by the state of the address control signal transmitted from the PLD 110. When the / PAOE signal of the input / output unit 125 is enabled, the address bus IA and PA are connected in the routing pool 127 in the switching unit 120.

동시에, 해당 스위칭부(120)는 상기 PLD(110)로부터 전송되는 데이타 제어신호의 상태에 의해 제2입출력부(122)의 /IDOE신호와 제4입출력부의 /MDOE신호가 인에이블되면, 해당 스위칭부(120)내 라우팅풀(127)에서는 데이타 버스인 ID와 PD가 연결되게 되고, 이때, 데이타 버스는 양방향이므로 PLD(110)로부터 전송되는 선택된 데이타 전송방향신호에 의해 데이타 전송 방향을 결정하게 된다. 즉, 상기 표 2및 도4b를 참조하여 PD에는 MO에 ID가 연결되어 있으므로 4개의 Mx(x=0,1,2,3)중에 MO를 선택하기 위해서 /IDDIR신호와 /PDDIR신호가 00의 선택신호(SO,S1)가 필요하게 되고, 해당 선택신호(SO,S1)가 전송됨에 따라 해당 /IDDIR신호와 /PDDIR신호가 연결되게 된다.At the same time, the switching unit 120 switches if the / IDOE signal of the second input / output unit 122 and the / MDOE signal of the fourth input / output unit are enabled by the state of the data control signal transmitted from the PLD 110. In the routing pool 127 in the unit 120, the data bus ID and the PD are connected. In this case, since the data bus is bidirectional, the data transfer direction is determined by the selected data transfer direction signal transmitted from the PLD 110. . That is, since the ID is connected to the MO with reference to Table 2 and FIG. 4B, the / IDDIR and / PDDIR signals are set to 00 in order to select the MO among four Mx (x = 0, 1, 2, 3). The selection signals SO and S1 are required, and the corresponding / IDDIR and / PDDIR signals are connected as the selection signals SO and S1 are transmitted.

세번째, CPU측에서 제어부측으로부터 어드레스 및 데이타를 전송받을 경우, 해당 스위칭부(120)는 상기 PLD(110)로부터 전송되는 어드레스 제어신호의 상태에 의해 제5입출력부(125)의 /IAOE신호와 제1입출력부(121)의 /PAOE신호가 인에이블되면, 해당 스위칭부(120)내 라우팅풀(127)에서는 어드레스 버스인 IA와 MA가 연결되게 된다.Third, when the CPU side receives the address and data from the controller side, the corresponding switching unit 120 is connected to the / IAOE signal of the fifth input / output unit 125 by the state of the address control signal transmitted from the PLD 110. When the / PAOE signal of the first input / output unit 121 is enabled, the IA and the MA, which are address buses, are connected in the routing pool 127 in the switching unit 120.

동시에, 해당 스위칭부(120)는 상기 PLD(110)로부터 전송되는 데이타 제어신호의 상태에 의해 제6입출력부(126)의 /IDOE신호와 제2입출력부(122)의 /MDOE신호가 인에이블되면, 해당 스위칭부(120)내 라우팅풀(127)에서는 데이타 버스인 ID와 MD가 연결되게 되고, 이때, 데이타 버스는 양방향이므로 PLD(110)로부터 전송되는 선택된 데이타 전송방향신호에 의해 데이타 전송 방향을 결정하게 된다. 즉, 상기 표 2및 도4b를 참조하여 ID에는 M1에 MD가 연결되어 있으므로 4개의 Mx(x=0,1,2,3)중에 M1를 선택하기 위해서 /IDDIR신호와 /PDDIR신호가 01의 선택신호가 필요하게 된다.왜냐하면, MDDIR신호의 역의 값이 입력되기 때문이다. 이에, 해당 선택신호가 전송됨에 따라 해당 /IDDIR신호와 /PDDIR신호가 연결되게 된다.At the same time, the switching unit 120 enables the / IDOE signal of the sixth input / output unit 126 and the / MDOE signal of the second input / output unit 122 by the state of the data control signal transmitted from the PLD 110. In the routing pool 127 in the switching unit 120, ID and MD, which are data buses, are connected. In this case, since the data bus is bidirectional, the data transmission direction is selected by the selected data transmission direction signal transmitted from the PLD 110. Will be determined. That is, referring to Table 2 and FIG. 4B, since the MD is connected to M1 in the ID, the / IDDIR signal and the / PDDIR signal are set to 01 in order to select M1 among four Mx (x = 0, 1, 2, 3). A selection signal is required because the inverse of the MDDIR signal is input. As the selection signal is transmitted, the corresponding / IDDIR signal and the / PDDIR signal are connected.

이때, /PDDIR신호는 /MDDIR와 같은 방향을 표시하므로 혼용해서 사용할 수 있다.At this time, since the / PDDIR signal indicates the same direction as / MDDIR, it can be used interchangeably.

네번째, CPU에서 메모리부측으로부터 어드레스 및 데이타를 전송받을 경우, 해당 스위칭부(120)는 상기 PLD(110)로부터 전송되는 어드레스 제어신호에 의해 제3입출력부(123)의 IAOE신호와 제1입출력부(121)의 /PAOE신호가 인에이블되면, 해당 스위칭부(120)내 라우팅풀(127)에서는 어드레스 버스인 IA와 PA가 연결되게 된다.Fourth, when the CPU receives the address and data from the memory unit side, the corresponding switching unit 120 receives the IAOE signal and the first input / output unit of the third input / output unit 123 by the address control signal transmitted from the PLD 110. When the / PAOE signal of 121 is enabled, IA and PA, which are address buses, are connected in the routing pool 127 in the switching unit 120.

동시에, 해당 스위칭부(120)는 상기 PLD(110)로부터 전송되는 데이타 제어신호에 의해 제4입출력부(124)의 /IDOE신호와 제2입출력부(122)의 /PDOE신호가 인에이블되면, 해당 스위칭부(120)내 라우팅풀(127)에서는 데이타 버스인 PD와 ID가 연결되게 되고, 이때, 데이타 버스는 양방향이므로 해당 PLD(110)로부터 전송되는 선택된 데이타 전송방향신호에 의해 데이타 전송 방향을 결정하게 된다. 즉, 상기 표 2및 도4b를 참조하여 ID에는 M3에 PD가 연결되어 있으므로 4개의 Mx(x=0,1,2,3)중에 M3를 선택하기 위해서 /IDDIR신호와 /PDDIR신호가 11의 선택신호가 필요하게 되고, 해당 선택신호가 전송됨에 따라 해당 /IDDIR신호와 /PDDIR신호가 연결되게 된다.At the same time, when the / IDOE signal of the fourth input / output unit 124 and the / PDOE signal of the second input / output unit 122 are enabled by the data control signal transmitted from the PLD 110, the corresponding switching unit 120, In the routing pool 127 in the switching unit 120, the PD and ID, which are data buses, are connected. In this case, since the data bus is bidirectional, the data transfer direction is determined by the selected data transfer direction signal transmitted from the corresponding PLD 110. Will be decided. That is, referring to Table 2 and FIG. 4B, since the PD is connected to M3 in the ID, the / IDDIR signal and the / PDDIR signal are set to 11 in order to select M3 among four Mx (x = 0, 1, 2, 3). The selection signal is required, and the corresponding / IDDIR signal and the / PDDIR signal are connected as the selection signal is transmitted.

전술한 바와 같이, 본 발명은 교환기내 CPU주변버스에 있어 다수의 버퍼부를 사용하지 않고 단일화된 스위칭부를 통해 데이타를 송수신함으로써, 각 버스들이 연결된 회로들이 감소하고 이로 인해 전자파 장애를 감소시킬뿐만아니라, 제조원가를 줄일수 있다.As described above, the present invention transmits and receives data through a single switching unit without using a plurality of buffer units in the CPU peripheral bus in the exchange, thereby reducing the circuits to which each bus is connected and thereby reducing electromagnetic interference. The manufacturing cost can be reduced.

Claims (3)

자신에게 할당된 어드레스 버스(IA)와 데이타 버스(ID)를 통해 어드레스 및 데이타를 제공하는 CPU와,CPU which provides address and data through address bus (IA) and data bus (ID) assigned to it, 상기 CPU로부터 어드레스 버스(IA)를 통해 전송되는 어드레스를 보고, 해당 어드레스에 따라 제어신호를 생성하는 PLD와,A PLD for viewing an address transmitted from the CPU via an address bus IA and generating a control signal according to the address; 자신에게 할당된 어드레스 버스(MA)와 데이타 버스(MD)를 통해 상기 스위칭부를 거쳐 상기 CPU로부터 전송되는 어드레스 및 데이타를 수신하거나, 상기 CPU로 송신하는 제어부와,A control unit which receives or transmits an address and data transmitted from the CPU via the switching unit via an address bus MA and a data bus MD assigned thereto, 자신에게 할당된 어드레스 버스(PA)와 데이타버스(PD)를 통해 상기 스위칭부를 거쳐 상기 CPU로부터 전송되는 어드레스 및 데이타를 수신하거나, 상기 CPU로 송신하는 메모리부를 구비하는 교환기내 CPU주변버스를 이용한 데이타 송수신 장치에 있어서,Data using the CPU peripheral bus in the exchange having the memory unit for receiving or transmitting the address and data transmitted from the CPU via the switching unit via the address bus PA and the data bus PD assigned to the CPU. In the transceiver, 상기 PLD로부터 전송되는 제어신호에 따라 상기 CPU로부터 전송된 어드레스 및 데이타를 상기 메모리부측으로 공급하거나, 상기 제어부측으로 공급하는 스위칭부를 더 구비하는 것을 특징으로 하는 교환기내 CPU주변버스를 이용한 데이타 송수신 장치.And a switching unit for supplying an address and data transmitted from the CPU to the memory unit or a controller for supplying the address and data transmitted from the CPU to the control unit according to a control signal transmitted from the PLD. 제1항에 있어서,The method of claim 1, 상기 스위칭부는 인가되는 신호을 매핑하여 전송하는 다수의 입출력부와; 상기 다수의 입출력부로부터 입력되는 어드레스 제어신호의 상태에 따라 연결 및 차단시키고, 상기 다수의 입출력부로부터 입력되는 데이타 제어신호의 상태에 따라 연결 및 차단시킴과 동시에, 입력되는 데이타 방향신호를 제어하는 라우팅풀를 구비하는 것을 특징으로 하는 교환기내 CPU주변버스를 이용한 데이타 송수신 장치.The switching unit comprises a plurality of input and output unit for mapping and transmitting the applied signal; Connecting and disconnecting according to the state of address control signals inputted from the plurality of input / output units, connecting and disconnecting according to the state of data control signals inputted from the plurality of input / output units, and controlling input data direction signals. A data transmitting / receiving device using a CPU peripheral bus in an exchange, comprising a routing pool. 제2항에 있어서,The method of claim 2, 상기 라우팅풀은 다수의 멀티플렉서의 선택단자를 구비하며, 해당 선택단자에 상기 다수의 입출력부로부터 인가되는 선택신호에 따라 스위칭하는 것을 특징으로 하는 교환기내 CPU주변버스를 이용한 데이타 송수신 장치.The routing pool includes a selection terminal of a plurality of multiplexers, and the data transmission and reception apparatus using a CPU peripheral bus in the switch, characterized in that for switching according to the selection signal applied from the plurality of input and output units.
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* Cited by examiner, † Cited by third party
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KR100452516B1 (en) * 2002-10-10 2004-10-13 엘지전자 주식회사 Apparatus and method for mapping in switching system

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