KR20000056311A - VLSI Architecture for the 2-D Discrete Wavelet Transform - Google Patents

VLSI Architecture for the 2-D Discrete Wavelet Transform Download PDF

Info

Publication number
KR20000056311A
KR20000056311A KR1019990005525A KR19990005525A KR20000056311A KR 20000056311 A KR20000056311 A KR 20000056311A KR 1019990005525 A KR1019990005525 A KR 1019990005525A KR 19990005525 A KR19990005525 A KR 19990005525A KR 20000056311 A KR20000056311 A KR 20000056311A
Authority
KR
South Korea
Prior art keywords
low
frequency
discrete wavelet
high frequency
wavelet transform
Prior art date
Application number
KR1019990005525A
Other languages
Korean (ko)
Other versions
KR100300338B1 (en
Inventor
박래홍
반성범
Original Assignee
박래홍
반성범
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박래홍, 반성범 filed Critical 박래홍
Priority to KR1019990005525A priority Critical patent/KR100300338B1/en
Publication of KR20000056311A publication Critical patent/KR20000056311A/en
Application granted granted Critical
Publication of KR100300338B1 publication Critical patent/KR100300338B1/en

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
    • H04N19/63—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding using sub-band based transform, e.g. wavelets

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)
  • Complex Calculations (AREA)
  • Compression Of Band Width Or Redundancy In Fax (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

PURPOSE: A very large scale integrate circuit for transforming two dimensional discrete wavelet is provided to calculate two dimensional discrete wavelet for processing the wavelet properly by suing a systolic array structure. CONSTITUTION: A high density integrated circuit structure for two dimensional discrete wavelet transformation includes a processing element array(PE), a multiplier processing element and an adder processing element. The processing element array(PE) calculates high frequency and low frequency components alternatively by multiplying low frequency and high frequency coefficients stored in a memory by using the low frequency and high frequency outputs. The multiplier processing element and the adder processing element get low frequency-low frequency component, low frequency-high frequency component, high frequency-low frequency component, and high frequency-high frequency component.

Description

2차원 이산 웨이브렛 변환을 위한 초고밀도 집적회로 구조{VLSI Architecture for the 2-D Discrete Wavelet Transform}VLSI Architecture for the 2-D Discrete Wavelet Transform

본 발명은 2차원 이산 웨이브렛 변환을 위한 초고밀도 집적회로(Very Large Scale Integration, 이하에서 'VLSI'라 함) 구조에 관한 것이다.The present invention relates to an ultra-high density integrated circuit (VLSI) structure for two-dimensional discrete wavelet transform.

이산 코사인 변환(DCT, Discrete Cosine Transform)은 정지 영상 표준 JPEG(Joint Photographic Experts Group) 및 동영상 표준안 MPEG(Moving Picture Experts Group)의 핵심 기술로 사용되고 있다. 이러한 변환 부호화 방식은 압축률은 높으나 사용되는 기저(basis)들이 블록 사이에서 비연속적이므로 복원 연산에서 블록 효과(blocking effect)가 발생한다. 이러한 블록 효과를 줄이기 위하여 이산 웨이브렛 변환(DWT, Discrete Wavelet Transform)이 제안되었다. 이산 웨이브렛 변환은 시간과 주파수에 대하여 국부성을 가지고 신호를 표현할 수 있으므로 비정상(nonstationary) 성질을 갖는 신호를 해석함에 유리하고, 이를 이용하여 표현된 영상은 인간 시각 특성과 비슷하여 영상 처리 분야에서 각광을 받기 시작하였다.Discrete Cosine Transform (DCT) is being used as the core technology of the still picture standard Joint Photographic Experts Group (JPEG) and moving picture standard MPEG (Moving Picture Experts Group). Although the transform coding method has a high compression ratio, a blocking effect occurs in a reconstruction operation because the basis used is discontinuous between blocks. Discrete Wavelet Transform (DWT) has been proposed to reduce this block effect. Discrete wavelet transforms can represent signals with locality with respect to time and frequency, which is advantageous for interpreting signals with nonstationary properties. I started getting the spotlight.

이와 같이, 이산 웨이브렛 변환은 이산 코사인 변환을 대체할 수 있는 유용한 변환임에도 불구하고 계산량이 많기 때문에 실시간 처리에 있어서 문제점을 가지고 있다. 이러한 문제를 극복하기 위하여 종래에 여러 가지의 구조들이 발표되었다.As described above, although the discrete wavelet transform is a useful transform that can replace the discrete cosine transform, there is a problem in real time processing because of the large amount of calculation. In order to overcome this problem, various structures have been published.

2차원 이산 웨이브렛 변환 계산을 위한 종래의 구조들은 기본적으로 1차원 이산 웨이브렛 변환 구조를 이용하여 행-렬 분해 방법을 이용하는 것이다.Conventional structures for two-dimensional discrete wavelet transform calculations basically use a row-matrix decomposition method using a one-dimensional discrete wavelet transform structure.

Lewis와 Knowles의 2차원 이산 웨이브렛 변환 계산을 위한 구조는 Daubechies의 4 탭 이산 웨이브렛 변환인 경우 곱셈기를 사용하지 않고 2차원 이산 웨이브렛 변환을 계산할 수 있다[A. S. Lewis and G. Knowles, "VLSI architecture for 2-D Daubechies wavelet transform without multipliers," Electron. Lett., vol. 27, no. 2, pp. 171-173, Jan. 1991]. 그러나 이 구조는 Daubechies의 경우만 계산이 가능하고 다른 이산 웨이브렛 변환 필터인 경우는 계산이 가능하지 않다.Lewis and Knowles's structure for calculating two-dimensional discrete wavelet transforms can compute two-dimensional discrete wavelet transforms without the use of multipliers for Daubechies' four-tap discrete wavelet transform [A. S. Lewis and G. Knowles, "VLSI architecture for 2-D Daubechies wavelet transform without multipliers," Electron. Lett., Vol. 27, no. 2, pp. 171-173, Jan. 1991]. However, this structure can be calculated only for Daubechies and not for other discrete wavelet transform filters.

Parhi와 Nishitani의 구조는 1차원 이산 웨이브렛 변환의 접혀진(folded) 구조를 이용하여 2차원 이산 웨이브렛 변환을 행-렬 분해 방법을 이용하여 구하는 것이지만[K. K. Parhi and T. Nishitani, "VLSI architectures for discrete wavelet transform," IEEE Trans. VLSI Systems, vol. 1, no. 2, pp. 191-202, June 1993], 하드웨어 비용이 크고 필터 크기 변화에 따라 구조 확장이 어렵다는 단점을 갖고 있다.Parhi and Nishitani's structure uses the folded structure of the one-dimensional discrete wavelet transform to obtain the two-dimensional discrete wavelet transform using the row-matrix decomposition method [K. K. Parhi and T. Nishitani, "VLSI architectures for discrete wavelet transform," IEEE Trans. VLSI Systems, vol. 1, no. 2, pp. 191-202, June 1993], the hardware cost is high and the structure is difficult to expand due to the filter size change.

Paek와 Kim의 구조는 모든 레벨의 2차원 이산 웨이브렛 변환을 두 개의 필터 모듈로만 계산하도록 한 구조이다[S.-K. Paek and L.-S. Kim, "2D DWT VLSI architecture for wavelet image processing," Electron. Lett., vol. 34, no. 6, pp. 537-538, Mar. 1998]. 이 구조는 영상 데이터가 입력되면 1차원 이산 웨이브렛 변환을 계산하고, 그 결과는 메모리 모듈을 통하여 1차원 이산 웨이브렛 변환을 다시 한 번 수행한다. 수행한 결과 중 저주파-저주파 성분은 다시 구조에 입력되고 나머지 성분은 출력된다. 이 구조는 1차원 이산 웨이브렛 변환을 수행하는 두 블록 사이에 메모리 모듈이 필요한 단점이 있다.Paek and Kim's structure is such that two levels of two-dimensional discrete wavelet transforms are calculated with only two filter modules [S.-K. Paek and L.-S. Kim, "2D DWT VLSI architecture for wavelet image processing," Electron. Lett., Vol. 34, no. 6, pp. 537-538, Mar. 1998]. This structure calculates the one-dimensional discrete wavelet transform when the image data is input, and the result performs the one-dimensional discrete wavelet transform once again through the memory module. Among the results, low- and low-frequency components are inputted back into the structure and the remaining components are outputted. This structure has a disadvantage in that a memory module is required between two blocks performing one-dimensional discrete wavelet transform.

먼저, 2차원 이산 웨이브렛 변환에 관하여 설명하고, 이를 위한 종래의 구조들을 설명한다.First, a two-dimensional discrete wavelet transform will be described, and conventional structures for this will be described.

도1은 2차원 이산 웨이브렛 변환을 설명하기 위한 도면이다.1 is a diagram for explaining a two-dimensional discrete wavelet transform.

도1에서 H와 G는 각각 저주파 및 고주파 웨이브렛 필터를 나타내고 ↓2는 2:1 다운 샘플링을 나타낸다. 도1에서 b와 c는 열 방향의 고주파 및 저주파 웨이브렛 필터링이고, d,e,f 및 g는 행 방향의 고주파 및 저주파 웨이브렛 필터링이다.In Fig. 1, H and G represent low frequency and high frequency wavelet filters, respectively, and ↓ 2 represents 2: 1 down sampling. In Figure 1, b and c are high frequency and low frequency wavelet filtering in the column direction, and d, e, f and g are high frequency and low frequency wavelet filtering in the row direction.

그러므로, 2차원 이산 웨이브렛 변환 계산을 위해서는 1차원 이산 웨이브렛 변환 계산을 위한 구조를 이용하여 열 방향으로 계산한 후, 행 방향으로 계산하면 된다. 즉, 열 방향의 저주파 필터를 통과한 c는 행 방향의 고주파 및 저주파 필터를 통과하여 f와 g를 출력한다. 출력 신호 d,e,f 및 g는 각각 고주파-고주파, 고주파-저주파, 저주파-고주파 및 저주파-저주파 성분이다. 여기서 저주파-저주파 성분인 g는 두 번째 레벨 웨이브렛 변환을 하게 된다. 결과적으로 도1에서와 같이 10개의 성분을 구할 수 있다.Therefore, the 2D discrete wavelet transform calculation may be performed in the column direction by using the structure for the 1D discrete wavelet transform calculation and then in the row direction. That is, c passing through the low frequency filter in the column direction passes through the high frequency and low frequency filters in the row direction and outputs f and g. The output signals d, e, f and g are high frequency-high frequency, high frequency-low frequency, low frequency-high frequency and low frequency-low frequency components, respectively. Here, the low frequency to low frequency component g undergoes a second level wavelet transform. As a result, 10 components can be obtained as shown in FIG.

2차원 이산 웨이브렛 변환은 다음의 수학식 1과 같이 나타낼 수 있다.The two-dimensional discrete wavelet transform may be represented by Equation 1 below.

여기서, X는 N×N 입력 데이터 행렬, T는 행렬 전치를 나타내는 것이고, Y는 2차원 이산 웨이브렛 변환 계산 결과를 나타낸다. 또한, W는 1차원 이산 웨이브렛 변환 행렬로 다음의 수학식 2와 같이 주어진다.Here, X represents an N × N input data matrix, T represents a matrix transpose, and Y represents a two-dimensional discrete wavelet transform calculation result. In addition, W is a one-dimensional discrete wavelet transform matrix is given by Equation 2 below.

예를 들어서, N과 M이 각각 8과 4라면, X, W 및 Y는 다음의 수학식 3과 같이 된다.For example, if N and M are 8 and 4, respectively, X, W and Y are as shown in Equation 3 below.

여기서, 출력 Y는 저주파-저주파(g), 저주파-고주파(f), 고주파-저주파(e) 및 고주파-고주파(d)로 구성되어 있다.Here, the output Y is composed of a low frequency-low frequency (g), a low frequency-high frequency (f), a high frequency-low frequency (e), and a high frequency-high frequency (d).

그러므로, 2차원 이산 웨이브렛 변환의 계산은 도2와 같이, 한 레벨 1차원 이산 웨이브렛 변환 계산을 위한 구조와 입력/출력 네트워크 즉, 메모리 모듈이 있으면 가능하다. 2차원 이산 웨이브렛 변환의 일반적인 계산 과정은 다음과 같다.Therefore, the calculation of the two-dimensional discrete wavelet transform is possible, as shown in Fig. 2, with the structure for the one-level one-dimensional discrete wavelet transform calculation and the input / output network, that is, the memory module. The general calculation of the two-dimensional discrete wavelet transform is as follows.

(1) 한 레벨 1차원 이산 웨이브렛 변환을 도3a와 같이 열 방향으로 N번 계산한다;(1) calculate one level one-dimensional discrete wavelet transform N times in the column direction as shown in Fig. 3A;

(2) 한 레벨 1차원 이산 웨이브렛 변환을 도3b와 같이, 과정 (1)의 결과를 이용하여 행 방향으로 (1)의 저주파 및 고주파 성분을 N/2번 계산한다;(2) Calculate the low frequency and high frequency components of (1) N / 2 times in the row direction using the result of step (1), using one level one-dimensional discrete wavelet transform as shown in FIG. 3B;

(3) 과정 (1)과 (2)를 마지막 레벨까지 반복한다.(3) Repeat steps (1) and (2) to the last level.

도3은 종래 구조에서의 2차원 이산 웨이브렛 변환 계산 과정을 보여주는 도면이다. 도3a는 과정 (1)을 설명하는 것으로서, 열 방향으로 1차원 이산 웨이브렛 변환을 계산하기 위하여, (1),(2),(3),…,(N-1),(N)의 열을 순차적으로 계산한다. 과정 (1)이 완료되면 행 방향의 1차원 이산 웨이브렛 변환을 수행하는데, 저주파 및 고주파 성분을 계산하기 위하여 순차적으로 도3b와 같이 수행한다. 이 때 과정 (1)에서 열 방향의 1차원 이산 웨이브렛 변환을 계산할 때 다운 샘플링에 의하여 행의 크기가 1/2이 되어, 도3b에서 보이는 바와 같이, 행의 크기가 N/2가 된다. 계산 과정은 도3a와 도3b를 마지막 레벨까지 계산한다.3 is a diagram illustrating a two-dimensional discrete wavelet transform calculation process in a conventional structure. FIG. 3A illustrates process (1), in order to calculate the one-dimensional discrete wavelet transform in the column direction, (1), (2), (3),... Calculate the columns of, (N-1), (N) sequentially. After the process (1) is completed, the one-dimensional discrete wavelet transform in the row direction is performed, in order to calculate low and high frequency components, as shown in FIG. 3B. At this time, when calculating the one-dimensional discrete wavelet transform in the column direction in step (1), the row size is 1/2 by down sampling, and as shown in Fig. 3B, the row size is N / 2. The calculation process calculates FIGS. 3A and 3B to the last level.

그러나, 상기한 바와 같은 방법은 단지 하나의 1차원 이산 웨이브렛 변환을 계산하기 위한 하드웨어 구조가 필요하다는 장점이 있지만, 계산 시간이 많이 걸리고 중간 결과를 저정하는 프레임 메모리가 필요하다는 단점이 있다.However, the method described above has the advantage of requiring a hardware structure for calculating only one one-dimensional discrete wavelet transform, but has the disadvantage of requiring a lot of computation time and a frame memory for storing intermediate results.

그러므로 일반적으로 이러한 문제를 해결하기 위하여 도4에서 보이는 바와 같이, 블록 단위로 처리할 수 있다. 도4는 2차원 이산 웨이브렛 변환을 위한 블록 단위의 계산 과정을 보여주는 도면이다.Therefore, in general, in order to solve this problem, as shown in FIG. 4 is a block diagram illustrating a calculation process in units of blocks for 2D discrete wavelet transform.

그러나, 이때 영상 전체에 대하여 2차원 이산 웨이브렛 변환 자체의 성능을 유지하기 위해서는 영상 자체의 블록보다 필터 탭 크기만큼의 블록이 도4의 점선처럼 영상 밖으로 필요하게 된다. 또한, 이러한 구조는 점선 사이의 중복되는 부분의 블록이 많이 존재하여 효율적이라고 할 수 없다.However, in this case, in order to maintain the performance of the 2D discrete wavelet transform itself for the entire image, a block having a filter tap size larger than that of the image itself is required out of the image as shown by a dotted line in FIG. In addition, this structure is not efficient because there are many blocks of overlapping portions between the dotted lines.

본 발명의 목적은 상기한 바와 같은 종래의 구조들을 문제점들을 해결하기 위한 것으로서, 2차원 이산 웨이브렛 변환의 실시간 처리를 위하여, 시스톨릭 어레이 구조를 이용하여, 2차원 이산 웨이브렛 변환 계산을 위한 VLSI 구조를 제공하는 것이다.Summary of the Invention An object of the present invention is to solve the problems of the conventional structures as described above. For real-time processing of two-dimensional discrete wavelet transform, VLSI for two-dimensional discrete wavelet transform calculation using a systolic array structure To provide a structure.

도1은 2차원 이산 웨이브렛 변환을 설명하기 위한 도면,1 is a diagram for explaining a two-dimensional discrete wavelet transform;

도2는 2차원 이산 웨이브렛 변환을 위한 종래의 VLSI 구조,2 shows a conventional VLSI structure for two-dimensional discrete wavelet transform,

도3은 종래 구조에서의 2차원 이산 웨이브렛 변환 계산 과정을 보여주는 도면,3 is a view showing a two-dimensional discrete wavelet transform calculation process in a conventional structure;

도4는 2차원 이산 웨이브렛 변환을 위한 블록 단위의 계산 과정을 보여주는 도면,4 is a diagram illustrating a calculation process of a block unit for 2D discrete wavelet transform;

도5는 본 발명에 의한 2차원 이산 웨이브렛 변환을 위한 VLSI 구조에서의 계산 과정을 설명하는 도면,5 is a diagram illustrating a calculation process in a VLSI structure for two-dimensional discrete wavelet transform according to the present invention;

도6은 본 발명에서 제안하는 VLSI 구조의 첫 번째 타입의 구조도,6 is a structural diagram of a first type of VLSI structure proposed in the present invention;

도7은 도6a에 도시된 구조에서의 데이터 흐름도,7 is a data flow diagram in the structure shown in FIG. 6A;

도8은 본 발명에서 제안하는 VLSI 구조의 두 번째 타입의 구조도,8 is a structural diagram of a second type of VLSI structure proposed in the present invention;

도9는 도8에 도시된 구조에서의 데이터 흐름도,9 is a data flow diagram in the structure shown in FIG. 8;

상기한 바와 같은 목적을 달성하기 위한, 본 발명에 의한 2차원 이산 웨이브렛 변환을 위한 VLSI 구조는, 입력에 대하여 저장하고 있던 저주파 및 고주파 계수값을 곱하여 출력하는 1차원 이산 웨이브렛 변환의 한 레벨의 계산을 위한 구조로서 저주파 및 고주파 성분을 번갈아가면서 구하는 프로세싱엘리먼트(PE) 어레이; 및 저주파 출력값 및 고주파 출력값을 이용하여 저주파-저주파 성분, 저주파-고주파 성분, 고주파-저주파 성분, 및 고주파-고주파 성분을 구하는 곱셈기 프로세싱엘리먼트(PE)와 덧셈기 프로세싱엘리먼트(PE)를 포함하는 것을 특징으로 한다.The VLSI structure for two-dimensional discrete wavelet transform according to the present invention for achieving the above object is one level of the one-dimensional discrete wavelet transform multiplied by the low frequency and high frequency coefficient values stored for the input and output. A processing element (PE) array which alternately obtains low and high frequency components as a structure for calculating? And a multiplier processing element (PE) and an adder processing element (PE) for obtaining a low frequency-low frequency component, a low frequency-high frequency component, a high frequency-low frequency component, and a high frequency-high frequency component using a low frequency output value and a high frequency output value. do.

이하에서 첨부된 도면을 참조하면서 본 발명에 의한 2차원 이산 웨이브렛 변환을 위한 VLSI 구조를 상세하게 설명한다.Hereinafter, the VLSI structure for the 2D discrete wavelet transform according to the present invention will be described in detail with reference to the accompanying drawings.

도5는 본 발명에 의한 2차원 이산 웨이브렛 변환을 위한 VLSI 구조에서의 계산 과정을 설명하는 것이다.5 illustrates a calculation process in a VLSI structure for two-dimensional discrete wavelet transform according to the present invention.

본 발명에서는 도5에서 보이는 바와 같이, M×N 크기의 블록 단위로 2차원 이산 웨이브렛 변환을 처리하는 구조를 제안한다. 여기서, M은 필터 탭 수를 나타내고, N은 행 방향의 화소수를 나타낸다. 본 발명에서 제시하는 구조 역시 위 아래로 중복되는 부분이 존재하지만, 도4에 도시된 종래의 구조에 비하여 효율적이다. 도5에서 각 점선 블록 단위로 계산하게 된다. 즉 (1),(2),(3),…의 순서로 순차적으로 계산한다. 각 블록은 2행 단위로 밑으로 진행하는데 그 이유는 다운 샘플링에 의하여 홀수 행에서는 계산의 결과가 그 다음 레벨에 필요하지 않기 때문이다.In the present invention, as shown in FIG. 5, a structure for processing two-dimensional discrete wavelet transform in units of M × N blocks is proposed. Here, M represents the number of filter taps, and N represents the number of pixels in the row direction. The structure proposed in the present invention also has overlapping portions up and down, but is more efficient than the conventional structure shown in FIG. In FIG. 5, calculation is performed for each dotted block unit. (1), (2), (3),... Calculate sequentially in the order of. Each block goes down by two rows because in the odd rows by downsampling the result of the calculation is not needed at the next level.

본 발명에 의한 구조에서 2차원 이산 웨이브렛 변환 계산 과정은 도5에서 보이는 바와 같이, 필터 탭 수만큼의 블록을 기본으로 하여 2차원 이산 웨이브렛 변환의 한 레벨을 계산한다. 2차원 이산 웨이브렛 변환의 한 레벨 계산은 한 블록을 행 방향으로 진행하면서 계산하여야 하므로 종래의 구조인 1차원 이산 웨이브렛 변환을 2번 행과 열 방향으로 계산하는 것은 불가능하다.In the structure according to the present invention, the two-dimensional discrete wavelet transform calculation process calculates one level of the two-dimensional discrete wavelet transform based on the number of blocks as many filter taps as shown in FIG. Since one level calculation of the two-dimensional discrete wavelet transform has to be calculated by moving one block in the row direction, it is impossible to calculate the conventional one-dimensional discrete wavelet transform in the row and column directions.

그러므로, 본 발명에서는 2차원 이산 웨이브렛 변환을 직접적으로 구현하는 두 종류의 구조를 제안하고자 한다. 본 발명에서 제안한 구조에 의한 2차원 이산 웨이브렛 변환의 계산 과정은 다음과 같다.Therefore, the present invention proposes two types of structures that directly implement two-dimensional discrete wavelet transform. The calculation process of the 2D discrete wavelet transform by the structure proposed in the present invention is as follows.

(1) 수학식 1의 (WX)T를 열 방향으로 계산한다;(1) Calculate (WX) T in Equation 1 in the column direction;

(2) 수학식 1의 (W(WX)T)T를 과정 (1)의 결과를 이용하여 행 방향으로 계산한다;(2) Calculate (W (WX) T ) T in Equation 1 in the row direction using the result of step (1);

(3) 과정 (1)과 과정 (2)를 마지막 행 또는 열까지 반복한다.(3) Repeat steps (1) and (2) to the last row or column.

여기서, 과정 (3)에서 마지막 행 또는 열까지 반복하는 이유는 과정 (1)에서 도5에서와 같이 행 방향의 블록으로 구성되면, 과정 (3)에서는 마지막 행까지 반복하여야 하고, 반대로 도5에서와는 달리 열방향으로 블록이 구성되면 과정 (3)에서는 마지막 열까지 반복하여야 한다.Here, the reason for repeating to the last row or column in step (3) is that if the block (1) consists of blocks in the row direction as in Fig. 5, step (3) should be repeated to the last row, and conversely, Otherwise, if blocks are constructed in the column direction, in step (3), the last row must be repeated.

본 발명에서 제안한 구조를 이해하기 위하여, g22=g'44를 구하는 예를 가지고 설명한다.In order to understand the structure proposed in the present invention will be described with an example to obtain the g 22 = g '44.

다음의 수학식 4는 본 발명에서 제안하는 구조의 첫 번째 타입을 설명하는 것이다.Equation 4 below describes the first type of the structure proposed in the present invention.

상기 수학식 4에서, a11, a21, a31, a41을 이용하여 c'41을 구하여야 하고, 각 열이 위의 과정을 계산하여 수학식 4 가운데 행렬처럼 C'42, C'43, C'43를 구하여야 한다. 그리고 구하고자 하는 g22=g'44는 가운데 행렬에서 c'41, c'42, c'43, c'44를 이용하여 구한다. 수학식 (4)에서 입력 데이터가 열 방향으로 입력되므로 가운데 행렬의 첫 번째 열의 값은 c'51, c'61의 순서로 계산되고 나머지 열도 마찬가지로 계산된다. 그러므로 본 발명에서 제시하는 구조는 도5의 블록과는 달리 블록이 행 방향으로 구성되는 구조이다.In Equation 4, a 11, a 21, a 31, using a 41 c 'be obtained for 41 and, in each column is calculated for the above is as Equation (4) of the matrix C' 42, C '43 , C '43 should be obtained. And that want to obtain 22 g = g '44 is in the middle of the matrix c' obtained by 41, c '42, c' using the 43, c '44. In Equation (4), since the input data is input in the column direction, the values of the first column of the middle matrix are calculated in the order of c '51 and c' 61 , and the remaining columns are similarly calculated. Therefore, unlike the block of FIG. 5, the structure of the present invention is a structure in which the block is configured in the row direction.

다음의 수학식 5는 본 발명에서 제안하는 구조의 두 번째 타입을 설명하는 것이다.Equation 5 below describes the second type of the structure proposed by the present invention.

상기 수학식 5는 본 발명에서 제안하는 구조의 두 번째 타입으로서, 상기 수학식 4의 계산 과정과 동일하게 먼저, 열 방향으로 한 레벨 1차원 이산 웨이브렛 변환을 계산하여 가운데 행렬처럼 구한다. 그리고, c'41, c'42, c'43, c'44를 이용하여 g'44를 구한다. 수학식 5의 계산 과정은 도5와 같이 블록을 단위로 계산되므로 c'44이후에는 c'45, c'46의 값이 계산된다.Equation 5 is the second type of the structure proposed by the present invention. First, as in the calculation process of Equation 4, first, a level 1-dimensional discrete wavelet transform is calculated in the column direction to obtain a middle matrix. And, c '41, c' 42 , c '43, c' is obtained g '44 using 44. Calculation of the equation (5) is so calculated in units of a block, as shown in FIG. 5 c 'after 44 there c' 45, the value of c '46 is calculated.

도6은 본 발명에서 제안하는 VLSI 구조의 첫 번째 타입의 구조도(수학식 4)로서, 도6b는 도6a에 도시된 프로세싱엘리먼트(PE)의 기능을 설명하는 것이다. 프로세싱엘리먼트(PE)는 입력에 대하여 저장하고 있던 저주파 및 고주파 계수값을 곱하여 출력한다. 도6b에서 출력이 굵은 실선으로 표시된 것은 출력이 2개임을 의미한다.FIG. 6 is a structural diagram (Equation 4) of the first type of VLSI structure proposed in the present invention, and FIG. 6B illustrates the function of the processing element PE shown in FIG. 6A. The processing element PE multiplies and outputs the low frequency and high frequency coefficient values stored for the input. In FIG. 6B, the output is indicated by a thick solid line, indicating that there are two outputs.

도7은 도6a에 도시된 구조에서의 데이터 흐름도로서, α, β, γ, δ가 각각 저주파 및 고주파 성분을 출력함을 확인할 수 있다. 도6a를 보면, 이 중간 결과값이 도6a의 곱셈기와 덧셈기 프로세싱엘리먼트(PE)를 통과하여 최종 결과를 출력하는 것을 알 수 있다. 도6a에서 사용한 프로세싱엘리먼트(PE) 어레이는 1차원 이산 웨이브렛 변환의 한 레벨 계산을 위한 구조이고, 이 구조를 이용하면 저주파 및 고주파 성분을 번갈아가면서 구할 수 있다. 그리고, 저주파 성분을 곱셈기 프로세싱엘리먼트(PE)와 덧셈기 프로세싱엘리먼트(PE)를 이용하면 저주파-저주파 성분 g와 저주파-고주파 성분 f를 구할 수 있다. 그 다음 클럭에는 구한 고주파 성분을 이용하여 고주파-저주파 성분 e와 고주파-고주파 성분 d를 구할 수 있다. 그러므로 본 발명에 의한 구조에서는 저주파-저주파, 저주파-고주파, 고주파-저주파 및 고주파-고주파를 하나의 과정에서 구할 수 있다.FIG. 7 is a data flow diagram of the structure shown in FIG. 6A, and it can be seen that α, β, γ, and δ output low and high frequency components, respectively. 6A, it can be seen that this intermediate result passes through the multiplier and adder processing element PE of FIG. 6A and outputs the final result. The processing element (PE) array used in FIG. 6A is a structure for calculating one level of one-dimensional discrete wavelet transform, and the structure can be obtained by alternating low and high frequency components. The low-frequency component g and the low-frequency component f can be obtained by using the multiplier processing element PE and the adder processing element PE. In the next clock, the high frequency components e and the high frequency components d can be obtained using the obtained high frequency components. Therefore, in the structure according to the present invention, low frequency-low frequency, low frequency-high frequency, high frequency-low frequency, and high frequency-high frequency can be obtained in one process.

예를 들어서, 저주파-저주파 g'44, 저주파-고주파 f'44, 고주파-저주파 e'44및 고주파-고주파 d'44를 구하는 과정을 설명한다. 도6a에서 첫 번째 프로세싱엘리먼트(PE) 어레이를 이용하여 저주파 성분 c'41과 b'41을 구한다. 그리고, 그외의 프로세싱엘리먼트(PE) 어레이를 이용하여 도7에서와 같이, 저주파와 고주파 성분을 구한다. 즉, 도6a의 점선 블록 안에 있는 데이터로부터 저주파 성분 c'41, c'42, c'43및 c'44과 고주파 성분 b'41, b'42, b'43및 b'44를 구한다. 저주파-저주파 g'44와 저주파-고주파 f'44는 도7에 표시한 c'41, c'42, c'43및 c'44를 네 개의 곱셈기 프로세싱엘리먼트(PE)와 세 개의 덧셈기 프로세싱엘리먼트(PE)를 이용하여 구한다. 그 다음 클럭에는 b'41, b'42, b'43및 b'44를 이용하여 고주파-저주파 e'44와 고주파-고주파 d'44를 구한다.For example, a low frequency-low-frequency g '44, the low frequency-high frequency f' 44, high frequency-low frequency e '44, and high frequency-high frequency d' describes the process to obtain 44. In FIG. 6A, low frequency components c '41 and b' 41 are obtained using the first processing element (PE) array. Then, low frequency and high frequency components are obtained as shown in FIG. 7 using other processing element (PE) arrays. That is, the low frequency components c '41 , c' 42 , c '43 and c' 44 and the high frequency components b '41 , b' 42 , b '43 and b' 44 are obtained from the data in the dotted line block of FIG. 6A. The low-low frequency g '44 and low-high frequency f' 44 are divided into four multiplier processing elements (PE) and three adder processing elements (c '41 , c' 42 , c '43 and c' 44 shown in FIG. 7). Obtained using PE). The next clock uses b '41 , b' 42 , b '43, and b' 44 to obtain the high frequency low frequency e '44 and the high frequency high frequency d' 44 .

도8은 본 발명에서 제안하는 VLSI 구조의 두 번째 타입의 구조도(수학식 5)이고, 도9는 도8에 도시된 구조에서의 데이터 흐름도이다. 도8에서 곱셈기 프로세싱엘리먼트(PE)와 덧셈기 프로세싱엘리먼트(PE)를 이용하여 저주파 및 고주파 성분을 동시에 계산한다. 그리고 구한 저주파 성분과 고주파 성분을 프로세싱엘리먼트(PE) 어레이를 이용하여 저주파-저주파 성분 g와 고주파-저주파 성분 e를 구할 수 있다. 그 다음 클럭에는 저주파-고주파 성분 j와 고주파-고주파 성분 d를 구할 수 있다. 그러므로 두 번째 타입의 구조에서도 첫 번째 타입의 구조에서와 마찬가지로, 저주파-저주파, 저주파-고주파, 고주파-저주파 및 고주파-고주파 성분을 하나의 과정에서 구할 수 있다.FIG. 8 is a structural diagram (Equation 5) of the second type of VLSI structure proposed in the present invention, and FIG. 9 is a data flow diagram in the structure shown in FIG. In FIG. 8, low frequency and high frequency components are simultaneously calculated using the multiplier processing element PE and the adder processing element PE. The low frequency component and the high frequency component of the obtained low frequency component and the high frequency component can be obtained using the processing element (PE) array. Next, the low-frequency component j and the high-frequency component d can be obtained from the clock. Therefore, in the second type of structure, as in the first type of structure, low-low frequency, low-frequency, high-frequency and low-frequency components can be obtained in one process.

예를 들어서, 저주파-저주파 g'44, 저주파-고주파 f'44, 고주파-저주파 e'44및 고주파-고주파 d'44를 구하는 과정을 설명한다. 도8에서 곱셈기 프로세싱엘리먼트(PE)와 덧셈기 프로세싱엘리먼트(PE)를 이용하여 저주파 성분 c'41과 b'41을 동시에 구한다. 그리고 순차적으로 c'42, c'43및 c'44와 b'42, b'43및 b'44를 도9와 같이 구한다. 저주파-저주파 g'44와 저주파-고주파 f'44는 도7에서 표시한 c'41, c'42, c'43및 c'44를 첫 번째 프로세싱엘리먼트(PE) 어레이를 통과시켜서 구한다. 그와 동시에 두 번째 프로세싱엘리먼트(PE) 어레이에서는 b'41, b'42, b'43및 b'44를 이용하여 고주파-저주파 e'44와 고주파-고주파 d'44를 구한다.For example, a low frequency-low-frequency g '44, the low frequency-high frequency f' 44, high frequency-low frequency e '44, and high frequency-high frequency d' describes the process to obtain 44. In FIG. 8, low frequency components c '41 and b' 41 are simultaneously obtained using a multiplier processing element PE and an adder processing element PE. Subsequently, c '42 , c' 43 and c '44 and b' 42 , b '43 and b' 44 are sequentially obtained as shown in FIG. 9. Low-low frequency g '44 and low-frequency f' 44 are obtained by passing c '41 , c' 42 , c '43 and c' 44 shown in FIG. 7 through a first processing element (PE) array. At the same time, the second processing element (PE) array obtains high frequency-low frequency e '44 and high frequency-high frequency d' 44 using b '41 , b' 42 , b '43 and b' 44 .

다음의 표 1은 본 발명에서 제안한 구조와 종래의 구조들에 대하여, 프로세싱엘리먼트(PE) 복잡도와 프로세싱엘리먼트(PE)의 수 등을 비교한 것이다. 표 1에서 L은 레벨의 수, M은 필터 탭 수를 각각 나타낸다.Table 1 below compares the complexity of the processing element (PE) and the number of processing elements (PE) with respect to the structure proposed in the present invention and the conventional structures. In Table 1, L represents the number of levels and M represents the number of filter taps.

PE 복잡도PE complexity PE의 수Number of PE 비고Remarks Parhi와 NishitaniParhi and Nishitani ×, ＋×, + 6LM6LM 시스톨릭 어레이 구조가 아님메모리 블록 필요복잡한 컨트롤 블록 필요No systolic array structure Memory block required Complex control block required Charkrabarti와 VishwanathCharkrabarti and Vishwanath ×, ＋×, + 4M4M 메모리 블록 필요Memory block required Vishwanath 등Vishwanath, etc. ×, ＋×, + 2M2M 라우팅 네트워크 필요메모리 블록 필요Routing network required Memory block required 제안한 방법(Type I)Proposed Method (Type I) ×, ＋×, + M2/2+MM 2/2 + M 제안한 방법(Type II)Proposed Method (Type II) ×, ＋×, + 2M2M

상기 표 1에서 보이는 바와 같이, 프로세싱엘리먼트(PE)의 복잡도는 곱셈기와 덧셈기로 구성되어 모든 구조에 대하여 유사하다. 그러나, 본 발명에서 제안한 구조에서는 부가적인 하드웨어가 적게 필요함을 알 수 있다. 본 발명에서는 종래의 구조와는 달리, 행-렬 분해 방법을 사용하지 않으므로 중간 결과를 저장하는 메모리와 복잡한 제어 블록이 필요없으므로 하드웨어 구현이 용이한 장점이 있다.As shown in Table 1, the complexity of the processing element (PE) consists of a multiplier and an adder is similar for all structures. However, it can be seen that less hardware is required in the structure proposed in the present invention. Unlike the conventional structure, the present invention does not use a row-column decomposition method, and thus, there is an advantage in that hardware implementation is easy because memory and intermediate control blocks for storing intermediate results are not required.

이상에서 설명한 바와 같이, 본 발명에 의한 2차원 이산 웨이브렛 변환 계산을 위한 VLSI 구조에 의하면, 기본적으로 행-렬 분해 방법을 사용하지 않고 열 방향의 이산 웨이브렛 변환을 계산하고 그 결과를 바로 행 방향으로의 이산 웨이브렛 변환을 계산하므로 종래의 구조와는 달리 중간 결과를 저장할 필요가 없고 제어가 간단한 장점이 있다.As described above, according to the VLSI structure for calculating the two-dimensional discrete wavelet transform according to the present invention, the discrete wavelet transform in the column direction is basically calculated without using the row-to-column decomposition method and the result is a row. Since the discrete wavelet transform in the direction is calculated, there is no need to store intermediate results and the control is simple, unlike the conventional structure.

Claims (3)

2차원 이산 웨이브렛 변환을 위한 VLSI 구조에 있어서,In the VLSI structure for two-dimensional discrete wavelet transform, 입력에 대하여 저장하고 있던 저주파 및 고주파 계수값을 곱하여 출력하는 1차원 이산 웨이브렛 변환의 한 레벨의 계산을 위한 구조로서 저주파 및 고주파 성분을 번갈아가면서 구하는 프로세싱엘리먼트(PE) 어레이; 및A processing element (PE) array for alternately calculating low frequency and high frequency components as a structure for calculating one level of a one-dimensional discrete wavelet transform that multiplies the low frequency and high frequency coefficient values stored with respect to an input and outputs the result; And 저주파 출력값 및 고주파 출력값을 이용하여 저주파-저주파 성분, 저주파-고주파 성분, 고주파-저주파 성분, 및 고주파-고주파 성분을 구하는 곱셈기 프로세싱엘리먼트(PE)와 덧셈기 프로세싱엘리먼트(PE)를 포함하는 것을 특징으로 하는 2차원 이산 웨이브렛 변환을 위한 VLSI 구조.And a multiplier processing element (PE) and an adder processing element (PE) for obtaining a low frequency-low frequency component, a low frequency-high frequency component, a high frequency-low frequency component, and a high frequency-high frequency component using the low frequency output value and the high frequency output value. VLSI structure for two-dimensional discrete wavelet transform. 제1항에 있어서,The method of claim 1, 상기 곱셈기 프로세싱엘리먼트(PE)와 덧셈기 프로세싱엘리먼트(PE)는,The multiplier processing element PE and the adder processing element PE, 저주파 출력값을 이용하여 저주파-저주파 성분 g와 저주파-고주파 성분 f를 구하고, 그 다음 클럭에는 고주파 출력값을 이용하여 고주파-저주파 성분 e와 고주파-고주파 성분 d를 구하는 것임을 특징으로 하는 2차원 이산 웨이브렛 변환을 위한 VLSI 구조.A low-frequency low-frequency component g and a low-high frequency component f are obtained using the low-frequency output value, and a high-frequency low-frequency component e and a high-frequency component d are obtained from the high-frequency output value at the next clock. VLSI structure for conversion. 제1항에 있어서,The method of claim 1, 상기 곱셈기 프로세싱엘리먼트(PE)와 덧셈기 프로세싱엘리먼트(PE)는,The multiplier processing element PE and the adder processing element PE, 저주파 출력값과 고주파 출력값을 이용하여, 저주파-저주파 성분 g와 고주파-저주파 성분 e를 구하고, 그 다음 클럭에는 저주파-고주파 성분 j와 고주파-고주파 성분 d를 구하는 것임을 특징으로 하는 2차원 이산 웨이브렛 변환을 위한 VLSI 구조.Using the low and high frequency output values, the low- and low-frequency components g and the high-frequency components e are obtained, and then the two-dimensional discrete wavelet transform, wherein the low-frequency components j and the high-frequency components d are obtained. VLSI structure for.
KR1019990005525A 1999-02-19 1999-02-19 VLSI Architecture for the 2-D Discrete Wavelet Transform KR100300338B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990005525A KR100300338B1 (en) 1999-02-19 1999-02-19 VLSI Architecture for the 2-D Discrete Wavelet Transform

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990005525A KR100300338B1 (en) 1999-02-19 1999-02-19 VLSI Architecture for the 2-D Discrete Wavelet Transform

Publications (2)

Publication Number Publication Date
KR20000056311A true KR20000056311A (en) 2000-09-15
KR100300338B1 KR100300338B1 (en) 2001-09-26

Family

ID=19574573

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990005525A KR100300338B1 (en) 1999-02-19 1999-02-19 VLSI Architecture for the 2-D Discrete Wavelet Transform

Country Status (1)

Country Link
KR (1) KR100300338B1 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100362355B1 (en) * 2000-09-29 2002-11-23 박성모 Processor for discrete wavelet transform
KR100395614B1 (en) * 2000-09-27 2003-08-21 웹게이트 주식회사 Two dimensional discrete wavelet transformation apparatus
KR100723043B1 (en) * 2006-02-24 2007-05-30 엠텍비젼 주식회사 Apparatus and method for discrete wavelet transforming image data

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2129882A1 (en) * 1993-08-12 1995-02-13 Soheil Shams Dynamically reconfigurable interprocessor communication network for simd multiprocessors and apparatus implementing same
JPH0969061A (en) * 1995-08-30 1997-03-11 Sony Corp Processor for video signal
KR100193385B1 (en) * 1995-10-18 1999-06-15 박래홍 Method and apparatus for performing DCT / DST / DHT by unified systolic array structure
US5854760A (en) * 1995-11-10 1998-12-29 Nippon Telegraph And Telephone Corporation Two-dimensional PE array, content addressable memory, data transfer method and mathematical morphology processing method
KR100232096B1 (en) * 1996-09-13 1999-12-01 박래홍 Vlsi of systolic array for discrete wavelet transform

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100395614B1 (en) * 2000-09-27 2003-08-21 웹게이트 주식회사 Two dimensional discrete wavelet transformation apparatus
KR100362355B1 (en) * 2000-09-29 2002-11-23 박성모 Processor for discrete wavelet transform
KR100723043B1 (en) * 2006-02-24 2007-05-30 엠텍비젼 주식회사 Apparatus and method for discrete wavelet transforming image data

Also Published As

Publication number Publication date
KR100300338B1 (en) 2001-09-26

Similar Documents

Publication Publication Date Title
Wu et al. A high-performance and memory-efficient pipeline architecture for the 5/3 and 9/7 discrete wavelet transform of JPEG2000 codec
KR100380199B1 (en) A dwt-based up-sampling algorithm suitable for image display in an lcd panel
Grzeszczak et al. VLSI implementation of discrete wavelet transform
Hsia et al. Memory-efficient hardware architecture of 2-D dual-mode lifting-based discrete wavelet transform
EP1412911B1 (en) Architectures for discrete wavelet transforms
US7480416B2 (en) Implementation of discrete wavelet transform using lifting steps
US6587589B1 (en) Architecture for performing two-dimensional discrete wavelet transform
Yu et al. Design of an efficient VLSI architecture for 2-D discrete wavelet transforms
KR100300338B1 (en) VLSI Architecture for the 2-D Discrete Wavelet Transform
Meher et al. Hardware-efficient systolic-like modular design for two-dimensional discrete wavelet transform
Yang et al. A block-based architecture for lifting scheme discrete wavelet transform
EP0817098B1 (en) Wavelet transform method and apparatus
Bhanu et al. A detailed survey on VLSI architectures for lifting based DWT for efficient hardware implementation
Bae et al. Synthesis of VLSI architectures for two-dimensional discrete wavelet transforms
Nagabushanam et al. FPGA implementation of 1D and 2D DWT architecture using modified lifting scheme
Colom-Palero et al. Flexible architecture for the implementation of the two-dimensional discrete wavelet transform (2D-DWT) oriented to FPGA devices
Limqueco et al. A scalable architecture for 2-D discrete wavelet transform
Chiang et al. VLSI architecture of low memory and high speed 2D lifting-based discrete wavelet transform for JPEG2000 applications
Pan et al. VLSI architectures of the 1-D and 2-D discrete wavelet transforms for JPEG 2000
Argüello et al. Architecture for wavelet packet transform based on lifting steps
Yun et al. Adaptive directional lifting wavelet transform VLSI architecture
Seth et al. VLSI Implementation of 2-D DWT/IDWT Cores Using 9/7-Tap Filter Banks Based on the Non-Expansive Symmetric Extension Scheme.
KR100321108B1 (en) VLSI Architecture for the 1-D Discrete Wavelet Transform
Varghese et al. Image denoising in FPGA using generic risk estimation
Tripathy et al. 3d discrete wavelet transform vlsi architecture for image processing

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090611

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee