KR20000055068A - Ldmos - Google Patents
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Abstract
Description
본 발명은 반도체 소자에 관한 것으로, 특히 클램프 다이오드를 내장한 수평형 전력 소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to a horizontal power device having a clamp diode.
전력 집적 회로는 고전압, 대전류를 조절하는 기능의 전력 소자와 이를 동작시키기 위한 콘트롤 회로를 한 칩안에 집적시키는 기술로써 발전되어 왔다. 전력 집적 회로를 제조하기 위해서는 수직형 전력 소자("VDMOS"라 칭함)와 수평형 전력소자("LDMOS"라 칭함)가 일반적으로 사용되어 왔다. 그중 LDMOS는 1칩화가 용이하여 VDMOS보다 고내압 공정에 많이 사용되어진다. 그러나 대부분의 전류가 소자의 표면을 따라 흐르기 때문에 안정 동작 영역(Safe Operating Area; SOA)이 작고 신뢰성 확보가 어려운 단점이 있다.Power integrated circuits have been developed as a technology for integrating high voltage and large current power devices and control circuits for operating them in one chip. Vertical power devices (called "VDMOS") and horizontal power devices (called "LDMOS") have generally been used to manufacture power integrated circuits. Among them, LDMOS is easily used for one chip and is used more in high breakdown voltage process than VDMOS. However, since most of the current flows along the surface of the device, there is a disadvantage in that a safe operating area (SOA) is small and reliability is difficult to secure.
도 1은 일반적인 LDMOS에 유도성 부하를 연결한 등가 회로도로서, 도면부호 "10"은 LDMOS를, "12"는 기생 다이오드를, "14"는 유도성 부하를, 그리고 "16"은 전압공급원을 나타낸다.1 is an equivalent circuit diagram connecting an inductive load to a general LDMOS, in which reference numeral “10” denotes an LDMOS, “12” a parasitic diode, “14” an inductive load, and “16” a voltage supply source. Indicates.
전력 반도체 소자가 급격히 꺼질 경우, 유도성 부하(14)의 전류 변화에 의한 전압이 유기되고 전력 반도체 소자는 항복 전압 상태로 들어간다. 이때, MOS 게이트형 전력 반도체, 즉 LDMOS(10)는 짧은 시간동안에 유도성 부하(10)가 갖고 있던 에너지를 부담하게 된다. LDMOS의 경우, 기생적으로 존재하는 PN 다이오드(12)가 이 에너지를 부담하여 함께 존재하는 기생 바이폴라 트랜지스터의 동작전까지 애벌런치 에너지를 견딜 수 있다. 수평형 MOSFET (LDMOS)의 경우, 이 기생 다이오드(12)의 크기가 작고 기생 바이폴라 트랜지스터의 동작이 용이하기 때문에 애벌런치 에너지 내량이 매우 작은 단점이 있다.When the power semiconductor device is suddenly turned off, the voltage due to the current change of the inductive load 14 is induced and the power semiconductor device enters the breakdown voltage state. At this time, the MOS gate type power semiconductor, that is, the LDMOS 10, bears the energy held by the inductive load 10 for a short time. In the case of LDMOS, the parasitic PN diode 12 bears this energy and can withstand the avalanche energy until the operation of the parasitic bipolar transistor. In the case of a horizontal MOSFET (LDMOS), since the parasitic diode 12 is small in size and the operation of the parasitic bipolar transistor is easy, the avalanche energy content is very small.
이러한 단점을 극복하기 위해서는, LDMOS 영역에 존재하는 기생 바이폴라 트랜지스터의 베이스 영역의 농도를 매우 높여야하는데, 이 경우 LDMOS의 문턱전압이 증가하고 전류도통 능력이 떨어지며 추가의 마스크가 필요하다는 단점이 발생한다. 또한, 이러한 방법을 쓰더라도 수평형 전력 소자의 특성 때문에 높은 애벌런시 에너지 내량의 증가에는 한계가 있다. 다른 방법으로는 칩 외부에 제너 다이오드를 달아주는 방법이 있는데 추가의 비용과 시스템 설계가 필요하다.In order to overcome this drawback, the concentration of the base region of the parasitic bipolar transistor in the LDMOS region must be increased very high, in which case, the threshold voltage of the LDMOS is increased, current conduction ability is reduced, and an additional mask is required. In addition, even with such a method, there is a limit to the increase in high avalanche energy content due to the characteristics of the horizontal power device. Another method is to attach a zener diode outside the chip, which requires additional cost and system design.
도 2는 상기 도 1에 도시된 수평형 전력 소자와 기생 다이오드를 도시한 단면도로서, 도면부호 "20"은 P 기판을, "22"는 N 웰을, "24"는 P 바디를, "26"은 P 톱(top)을, "28"은 P+ 영역을, "30"은 N+ 소오스 영역을, "32"는 N+ 드레인 영역을, "33"은 필드산화막을, "34"는 게이트 전극을, "36"은 폴리층을, "38"은 절연층을, "40"은 소오스 전극을, 그리고 "42"는 드레인 전극을 나타낸다.FIG. 2 is a cross-sectional view of the horizontal power device and the parasitic diode shown in FIG. 1, in which reference numeral “20” denotes a P substrate, “22” denotes an N well, “24” denotes a P body, and “26” "30" for P top, "30" for N + source region, "32" for N + drain region, "33" for field oxide film, "34" for gate electrode "36" represents a poly layer, "38" represents an insulating layer, "40" represents a source electrode, and "42" represents a drain electrode.
도 2의 구조는 IC와 공통으로 사용하는 P+ 영역(28)에 소오스 전압, 즉 그라운드의 전압이 인가되기 때문에 별도의 절연기술이 필요없는 구조이다. 게이트 전극(34)에 전압이 인가되면, 게이트 전극(34) 하단의 P 바디(24)의 표면이 반전되어 채널이 형성되고, N 웰(22)을 거쳐 드레인 영역(32)으로 전류가 흘러 MOSFET와 같은 동작을 하게된다. 게이트 전극에 인가되었던 전압이 제거되면, N 웰(22)과 P+ 영역(28) 사이의 접합이 역바이어스되어 전압을 차폐하게된다.2 is a structure in which a source voltage, i.e., a ground voltage is applied to a P + region 28 commonly used with an IC, so that no separate insulation technique is required. When a voltage is applied to the gate electrode 34, the surface of the P body 24 under the gate electrode 34 is inverted to form a channel, and current flows through the N well 22 to the drain region 32 to form a MOSFET. Will behave like When the voltage applied to the gate electrode is removed, the junction between N well 22 and P + region 28 is reverse biased to shield the voltage.
유도성(inductive) 에너지는 N 웰(22)과 P+ 영역(28) 사이의 접합이 역바이어스된 상태에서 드레인 영역(32)으로부터 소오스 영역(30)으로 전류를 흘러 LDMOS의 PN 다이오드가 이를 흡수하게되는데, 이 전류가 소오스 영역(30)의 하단을 흘러 전압 강하를 일으키면 기생 바이폴라 트랜지스터가 동작하여 더 이상의 Eas(Single Pulse Avalach Energy) 흡수를 못하게 된다.Inductive energy flows current from drain region 32 to source region 30 while the junction between N well 22 and P + region 28 is reverse biased to allow the LDMOS PN diode to absorb it. When the current flows through the lower end of the source region 30 to cause a voltage drop, the parasitic bipolar transistor is operated to prevent further absorption of Single Pulse Avalach Energy (Eas).
본 발명이 이루고자 하는 기술적 과제는 LDMOS의 특성 저하 없이 높은 신뢰도를 갖을 수 있는 수평형 전력 소자를 제공하는 데 있다.The technical problem to be achieved by the present invention is to provide a horizontal power device that can have a high reliability without deteriorating the characteristics of the LDMOS.
도 1은 일반적인 LDMOS에 유도성 부하를 연결한 등가 회로도이다.1 is an equivalent circuit diagram in which an inductive load is connected to a general LDMOS.
도 2는 상기 도 1에 도시된 수평형 전력 소자와 기생 다이오드를 도시한 단면도이다.FIG. 2 is a cross-sectional view illustrating the horizontal power device and the parasitic diode illustrated in FIG. 1.
도 3은 클램프 다이오드를 내장한 본 발명에 의한 LDMOS에 유도성 부하를 연결한 등가 회로도이다.3 is an equivalent circuit diagram in which an inductive load is connected to an LDMOS according to the present invention having a clamp diode.
도 4는 상기 도3에 도시된 수평형 전력 소자와, 기생 다이오드 및 클램프 다이오드를 도시한 단면도이다.4 is a cross-sectional view illustrating the horizontal power device, the parasitic diode, and the clamp diode shown in FIG. 3.
상기의 기술적 과제를 달성하기 위한, 본 발명의 일 실시예에 의한 수평형 전력 소자는, 소오스 영역, 드레인 영역 및 게이트 전극으로 구성된 수평형 전력 소자에 있어서, 상기 드레인 영역에 상기 드레인 영역과는 다른 도전형의 불순물층이 연결되어 있는 것을 특징으로 한다. 이때, 상기 다른 도전형의 불순물층은 상기 드레인 영역 하부에 형성되어, 클램프 다이오드의 에노드를 구성하며, 그 농도는 소자의 원하는 내압을 고려하여 조절한다.In order to achieve the above technical problem, a horizontal power device according to an embodiment of the present invention is a horizontal power device including a source region, a drain region, and a gate electrode, wherein the drain region is different from the drain region. A conductive impurity layer is connected. In this case, the impurity layer of another conductivity type is formed under the drain region to form an anode of the clamp diode, and its concentration is adjusted in consideration of the desired breakdown voltage of the device.
본 발명에 의하면, 수평형 전력소자에 기생으로 생성되는 다이오드 보다 약간 낮은 내압을 갖는 다이오드를 상기 기생 다이오드에 병렬로 연결하여 소자 전체에 고전압이 인가될 경우 병렬로 연결된 다이오드가 먼저 항복하도록 하여 유도성 에너지를 흡수하게 함으로써 수평형 전력소자에 별도의 특성저하가 발생치않고 높은 신뢰성을 갖는 소자를 얻을 수 있다.According to the present invention, a diode having a breakdown voltage slightly lower than a parasitic diode in a horizontal power device is connected to the parasitic diode in parallel so that when a high voltage is applied to the entire device, the diode connected in parallel yields first. By absorbing energy, a device having high reliability can be obtained without any deterioration in characteristics of the horizontal power device.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the shape and the like of the elements in the drawings are exaggerated to emphasize a more clear description, and the elements denoted by the same reference numerals in the drawings means the same elements.
도 3은 클램프 다이오드를 내장한 본 발명에 의한 LDMOS에 유도성 부하를 연결한 등가 회로도이고, 도 4는 상기 도3에 도시된 수평형 전력 소자와, 기생 다이오드 및 클램프 다이오드를 도시한 단면도로서, 도 3의 도면부호 "50"은 LDMOS를, "52"는 유도성 부하를, "54"는 기생 다이오드를, "56"은 클램프 다이오드를, "58"은 전압공급원을 나타내고, 도 4의 도면부호 "60"은 P- 기판을, "62"는 N 웰을, "64"는 P 웰을, "66"은 P 바디를, "68"은 클램프 다이오드의 P 영역을, "70"은 P- 톱(top) 영역을, "72"는 P+ 영역을, "74"는 소오스 영역을, "76"은 N+ 드레인 영역을, "80"은 필드 산화막을, "82"는 게이트 전극을, "84"는 폴리층을, "86"은 절연층을, "88"은 소오스 전극을, 그리고 "90"은 드레인 전극을 나타낸다.FIG. 3 is an equivalent circuit diagram of an inductive load connected to an LDMOS according to the present invention with a clamp diode, and FIG. 4 is a cross-sectional view illustrating the horizontal power device, the parasitic diode, and the clamp diode shown in FIG. In FIG. 3, reference numeral "50" denotes an LDMOS, "52" denotes an inductive load, "54" denotes a parasitic diode, "56" denotes a clamp diode, and "58" denotes a voltage source. "60" denotes P-substrate, "62" denotes N well, "64" denotes P well, "66" denotes P body, "68" denotes P region of clamp diode, and "70" denotes P -Top region, "72" for P + region, "74" for source region, "76" for N + drain region, "80" for field oxide film, "82" for gate electrode, " 84 "represents a poly layer," 86 "represents an insulating layer," 88 "represents a source electrode, and" 90 "represents a drain electrode.
도 3에 의하면, LDMOS(50)의 드레인과 소오스에 병렬로 PN 클램프 다이오드(56)를 연결하여 준다. 이때도 LDMOS(50)의 기생 다이오드(54)는 존재한다.Referring to FIG. 3, the PN clamp diode 56 is connected in parallel to the drain and the source of the LDMOS 50. At this time, the parasitic diode 54 of the LDMOS 50 exists.
병렬 연결된 클램프 다이오드(56)의 항복 전압은 LDMOS(50)의 항복 전압보다 낮게 설계하여 Eas가 이 클램프 다이오드(56)에 인가되도록 설계해야 한다. 이의 실현을 위해서는 도 4를 참조할 때, LDMOS 구조의 드레인 영역(76)에 병렬로 클램프 다이오드(클램프 다이오드의 P 영역(68)과 N 웰(62)로 구성됨)를 형성한다. 이때, N 웰(62)과 P 영역(68)의 농도는 원하는 소자의 내압을 고려하여 (P 웰(64) 농도만 사용하는 경우, P 톱(70)과 P 웰(64)의 농도를 사용하는 경우 등) 그 농도를 조절함으로써 클램프 다이오드의 내압을 조정하도록 한다. 그 내부에 클램프 다이오드가 내장된 LDMOS를 사용하게 되면 과다한 전류가 흐르게 되는 경우, LDMOS의 정션 파괴없이 병렬 연결된 클램프 다이오드로 전류가 흐르게 되어 LDMOS의 특성저하가 발생되지 않으며 높은 신뢰성을 갖는 소자를 구현할 수 있게 된다.The breakdown voltage of the paralleled clamp diodes 56 should be designed to be lower than the breakdown voltage of the LDMOS 50 so that Eas is applied to this clamp diode 56. To realize this, referring to FIG. 4, a clamp diode (consisting of the P region 68 and the N well 62 of the clamp diode) is formed in parallel to the drain region 76 of the LDMOS structure. At this time, the concentration of the N well 62 and the P region 68 is used in consideration of the internal pressure of the desired device (when only the P well 64 concentration is used, the concentration of the P top 70 and the P well 64 is used. , Etc.) to adjust the breakdown voltage of the clamp diode. When using LDMOS with clamp diode embedded inside, if excessive current flows, current flows to clamp diodes connected in parallel without destroying the junction of LDMOS, so that LDMOS characteristics are not degraded and a device with high reliability can be realized. Will be.
이하, 본 발명에 의한 수평형 전력 소자를 구현하는 방법을 공정순서별로 설명한다.Hereinafter, a method for implementing a horizontal power device according to the present invention will be described for each process sequence.
먼저, 비저항이 100Ω㎝인 P형의 기판(60)을 준비한다. 준비된 P 기판(60)에 N형의 불순물을, 예컨대 4.1E12 이온/㎤의 도우즈로 이온주입하고, 산화공정을 진행한 후 P형의 불순물을, 예컨대 1E12 이온/㎤의 도우즈로 이온주입한다. 이후 약 1,200℃의 온도에서 기판을 열처리함으로써 약 9 - 10㎛의 깊은 정션을 갖는 N 웰(62)과 P 웰(64)을 각각 형성한다.First, a P-type substrate 60 having a specific resistance of 100 µcm is prepared. N-type impurities are implanted into the prepared P substrate 60 with a dose of 4.1E12 ions / cm 3, for example, and an oxidation process is performed, followed by ion implantation of P-type impurities with a dose of 1E12 ions / cm 3. do. Thereafter, the substrate is heat-treated at a temperature of about 1,200 ° C. to form N wells 62 and P wells 64 each having a deep junction of about 9-10 μm.
계속해서, P형의 불순물을, 예컨대 1E13/㎤의 도우즈로 이온주입한 후 열처리하여 LDMOS의 채널이 형성되는 P 바디(66)와 클램프 다이오드의 P 영역(68)을 형성한다. 이때의 열처리는 웰을 형성하기 위해 앞서에서 진행한 열처리보다 낮은 온도, 예컨대 1,100℃ ∼ 1,150℃에서 진행한다. 상기 P 바디(66)와 P 영역(68)은 약 1.7㎛의 정션 깊이를 갖도록 형성한다. 이때, 상기 P 바디(66)와 P 영역(68)을 형성할 때, 상기 N 웰(62)의 표면근방에 동시에 P 톱(70)층도 형성한다.Subsequently, the P-type impurity is ion-implanted with a dose of 1E13 / cm 3, for example, followed by heat treatment to form the P body 66 in which the LDMOS channel is formed and the P region 68 of the clamp diode. The heat treatment at this time is carried out at a temperature lower than the heat treatment previously performed to form the well, for example, 1,100 ℃ to 1,150 ℃. The P body 66 and the P region 68 are formed to have a junction depth of about 1.7 μm. At this time, when the P body 66 and the P region 68 are formed, a P top 70 layer is also formed in the vicinity of the surface of the N well 62 at the same time.
이후, 액티브 영역 형성을 위해 나이트라이드막을, 예컨대 1,000Å ∼ 1,200Å 정도의 두께로 증착한 후, 원하는 부위의 나이트라이드막을 식각해낸 후 선택적 산화(LOCOS)공정을 행하여 필드 산화막(80)을 형성한다. 이때, 상기 필드 산화막(80)은 950℃의 열처리를 진행하여 6,500Å 정도를 두께로 성장한다. 이후, 나이트라이드막을 제거한 후, 희생산화를 실시하여 지금까지의 공정을 진행하면서 생성가능한 결함(defect) 및 손상(damage)층을 제거한다.Subsequently, a nitride film is deposited to a thickness of, for example, about 1,000 to 1,200 Å to form an active region, the nitride film of a desired portion is etched, and then a field oxide film 80 is formed by performing a selective oxidation (LOCOS) process. . In this case, the field oxide film 80 is heat-treated at 950 ° C. to grow to about 6,500 kPa. Thereafter, after the nitride film is removed, sacrificial oxidation is performed to remove defects and damage layers that may be generated during the process up to now.
상기 희생산화 공정을 행한 후, 게이트 산화막(미도시)을 950℃ 정도의 열처리를 행하여 500Å정도의 두께로 형성하고, 다결정실리콘을 620℃의 온도에서 4,000Å 증착한 후 이를 패터닝하여 게이트 전극(82)과 폴리층(84)을 형성한다. 이때, 상기 게이트 전극(82)의 저항을 낮추어주기 위해서, 패터닝전에 상기 다결정실리콘에 POCl3을 도포하여 불순물을 도우프한다.After performing the sacrificial oxidation process, a gate oxide film (not shown) is heat-treated at about 950 ° C. to form a thickness of about 500 ° C., and polycrystalline silicon is deposited at 4,000 ° C. at a temperature of 620 ° C. and then patterned to form a gate electrode 82. ) And a poly layer 84. At this time, in order to lower the resistance of the gate electrode 82, POCl 3 is applied to the polysilicon before the patterning to dope the impurities.
계속해서, P형의 불순물을 1E15/㎠ 정도의 도우즈로 주입하여 소오스 영역에 P+ 영역(72)을 형성한 후, N형의 불순물을 1E15/㎠ 정도의 도우즈로 주입하여 소오스 영역(74)과 드레인 영역(76)을 형성한다. 이후, 게이트 전극(82)과 폴리층(84)을 구성하는 다결정실리콘 라인과 이후에 형성될 금속 라인 간을 절연시키기 위한 층간절연막으로 2,000Å 정도의 저온산화막(LTO)과 7,000Å 정도의 보론-인이 도우프된 글래스(BPSG)를 도포하여 절연층(86)을 형성한다. 이때, 상기 절연층(86)의 스텝 커버리지(step coverage)를 좋게 하며 이미 이온주입되어 있는 소오스 영역(74), 드레인 영역(76) 및 P+ 영역(72)도 어닐링될 수 있도록 950℃에서 30분내지 50분정도의 열처리를 진행한다.Subsequently, P-type impurities are implanted with a dose of about 1E15 / cm 2 to form a P + region 72 in the source region, and then N-type impurities are implanted with a dose of about 1E15 / cm 2, and the source region 74 is formed. ) And the drain region 76 are formed. After that, a low-temperature oxide film (LTO) of about 2,000 mV and boron of about 7,000 mW as an interlayer insulating film for insulating between the polysilicon lines constituting the gate electrode 82 and the poly layer 84 and the metal lines to be formed thereafter. Phosphorous doped glass (BPSG) is applied to form an insulating layer 86. At this time, the step coverage of the insulating layer 86 is improved, and the source region 74, the drain region 76, and the P + region 72, which are already implanted with ions, may also be annealed at 950 ° C. for 30 minutes. The heat treatment is performed for about 50 minutes.
이어서, 각 소자의 콘택을 위하여 상기 절연층(86)을 사진/ 식각하고, 금속물질을 20,000Å의 두께로 증착한 후 사진/ 신각 공정을 진행하여 소오스 전극(88)과 드레인 전극(90)을 형성한다. 이후 표면의 보호를 위해서 나이트라이드막을 10,000Å 정도 증착한 후, 패드(pad) 메탈 위하여 사진/식각 공정을 행한다.Subsequently, the insulating layer 86 is photographed / etched for the contact of each device, a metal material is deposited to a thickness of 20,000Å, and the photo / etching process is performed to obtain the source electrode 88 and the drain electrode 90. Form. After the deposition of a nitride film about 10,000Å for the surface protection, a photo / etching process is performed for the pad (metal).
본 발명에 의한 수평형 전력 소자에 의하면, LDMOS 기생 다이오드의 내압보다 약 5%에서 10% 정도 낮은 내압을 갖는 클램프 다이오드를 상기 LDMOS에 병렬되도록 연결함으로써, 과전류가 흐르게 될 경우, 병렬 다이오드를 통해서 흐른 전류가 기판을 통해 소오스 영역으로 빠지게 됨으로써 별도의 LDMOS 특성 저하를 없게 할 수 있으며 높은 신뢰도를 갖게 소자 설계가 가능해진다.According to the horizontal power device according to the present invention, a clamp diode having a breakdown voltage of about 5% to 10% lower than the breakdown voltage of an LDMOS parasitic diode is connected in parallel to the LDMOS so that an overcurrent flows through the parallel diode. As current flows into the source region through the substrate, there is no deterioration of LDMOS characteristics, and the device can be designed with high reliability.
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