KR20000045486A - Fabrication method of semiconductor device having electrostatic discharge protect element - Google Patents
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Abstract
Description
본 발명은 ESD 보호소자가 구비된 반도체장치의 제조방법에 관한 것으로, 특히 입력패드가 접속되는 n+ 불순물 확산영역의 양쪽 가장자리를 p웰과 오버랩되게 형성하여 상기 입력패드가 접속되는 n+ 불순물 확산영역에서의 캐패시턴스를 감소시켜 소자를 고속으로 동작하게 하고, 그에 따른 소자 동작의 신뢰성 및 특성을 향상시키는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device with an ESD protection device. In particular, both edges of an n + impurity diffusion region to which an input pad is connected are overlapped with a p well, and thus, in an n + impurity diffusion region to which the input pad is connected. The present invention relates to a method for reducing the capacitance to make the device operate at high speed, thereby improving the reliability and characteristics of the device operation.
일반적으로 반도체소자는 웨이퍼 상태에서 다수개가 함께 제작된 후에 칩으로 절단되어 패키지된 후 사용되는데, 웨이퍼 상태나 패키지 상태에서 제조 공정중이나 운반 중에 인체에 의해 발생되는 ESD가 인가되면 순간전압 4000V 이상의 고전압이 인가되어 소자를 파괴한다.In general, a semiconductor device is used after being fabricated in a wafer state and then cut and packaged into chips. When an ESD generated by a human body during a manufacturing process or transportation is applied in a wafer state or a package state, a high voltage of 4000 V or more is applied. Applied to destroy the device.
이러한 내부회로 손상은 ESD 인가시 입력패드를 통해 주입된 전하가 내부회로를 거쳐 최종적으로 다른 단자로 빠져나가면서 일으키는 주울(joule) 열로 인해 취약한 곳에서 접합 스파이킹(junction spiking), 산화막 파열(rupture) 현상 등으로 인하여 발생된다.This internal circuit damage is caused by junction spiking and oxide rupture in areas where vulnerabilities are caused by joule heat, which is caused by the charge injected through the input pads passing through the internal circuits and finally exiting to other terminals when ESD is applied. ) It is caused by phenomenon.
이를 해결하기 위해서는 정전기 방전때 주입된 전하가 내부회로를 통해 빠져나가기 전에 입력패드에 주입된 전하를 곧바로 전원공급 단자쪽으로 방전시킬 수 있는 정전기 방전 보호회로를 삽입하여 정전기 방전으로 인한 반도체소자의 손상을 방지한다.To solve this problem, insert an electrostatic discharge protection circuit that discharges the charge injected into the input pad directly to the power supply terminal before the injected charge is discharged through the internal circuit. prevent.
종래의 ESD 보호장치는 입력패드와 내부회로 사이에서 ESD인가시 대부분의 전류를 소모하는 필드 트랜지스터와, 내부회로의 게이트 절연막을 보호하기 위한 게이트 그라운드 NMOS 트랜지스터와, 상기 NMOS 트랜지스터로의 과도한 전류 유입을 방지하는 저항을 구비하는 회로로 구성되는데, 상기 ESD 보호용 필드 트랜지스터는 p웰을 구비하는 반도체기판 상에 형성되어 있는 필드 산화막의 일측 및 타측 반도체기판에 필드 트랜지스터의 소오스/드레인영역이 되는 n+ 불순물 확산영역이 형성되어 있으며, 상기 일측의 n+ 불순물 확산영역은 입력핀과 연결되고, 타측 n+ 불순물 확산영역은 Vss와 연결되어 있다. 이러한 ESD 보호소자는 ESD 인가시 보호소자 자체가 파괴되는데, 그 중에서도 필드 트랜지스터의 드레인 부분이 주로 손상되는데, 이는 드레인 부분이 입력핀과 직접 연결되어 있기 때문이다.Conventional ESD protection devices include field transistors that consume most of the current when ESD is applied between the input pad and the internal circuits, gate ground NMOS transistors to protect the gate insulating film of the internal circuits, and excessive current inflow into the NMOS transistors. The ESD protection field transistor includes a diffusion of n + impurity, which is a source / drain region of a field transistor, on one side and the other side of the field oxide layer formed on the semiconductor substrate having p wells. A region is formed, the n + impurity diffusion region on one side is connected to the input pin, and the other n + impurity diffusion region is connected to Vss. The ESD protection device itself is destroyed when the ESD is applied, especially the drain portion of the field transistor is damaged mainly because the drain portion is directly connected to the input pin.
상기 ESD 소자의 동작은 필드 트랜지스터의 바이폴라 동작으로 설명할 수 있다.The operation of the ESD device may be described as bipolar operation of the field transistor.
먼저, 입력패드에 고전압이 인가되면, 저항과 연결되어 있는 게이트 그라운드 트랜지스터의 드레인에서 애벌런치 항복(avalanche breakdown)이 시작된다. 이는 상기 트랜지스터가 일반적으로 급격하게 각지는 부분이 없도록 레이아웃이 설계되어 접합 파괴 전압이 높게 설계되어 있기 때문이다. 상기 접합 파괴 후에 전류가 필드 트랜지스터의 접합으로 어느 정도 흐르면 저항에서 전압차가 생기게 되고, 접합 파괴전압과 저항에서의 전압차를 합한 전압이 필드 트랜지스터의 접합 파괴전압과 비슷해지면 전류가 필드 트랜지스터의 접합으로 흐르게 되고, 접합 파괴에 의해 웰로 들어온 전류는 접지단으로 빠지게 되는데, 웰에 들어온 전류가 커지면 웰의 자체 저항이 크기 때문에 웰 저항에 의한 전압차로 인하여 필드 트랜지스터의 소오스가 바이폴라 트랜지스터 주위의 웰 전압이 상승한다.First, when a high voltage is applied to the input pad, an avalanche breakdown begins at the drain of the gate ground transistor connected to the resistor. This is because the layout is designed so that the transistors are generally not sharply angled, and the junction breakdown voltage is high. When the current flows to the junction of the field transistor after the junction breakdown, a voltage difference is generated in the resistance, and when the sum of the junction breakdown voltage and the voltage difference in the resistance becomes similar to the junction breakdown voltage of the field transistor, the current becomes the junction of the field transistor. As the current entering the well becomes large due to the junction breakdown, the current of the well increases the well resistance of the well, so that the source voltage of the field transistor increases due to the voltage difference due to the well resistance. do.
여기서, 상기 필드 트랜지스터의 소오스가 바이폴라 트랜지스터의 에미터가 되고, 웰이 베이스, 드레인이 콜렉터가 되어 바이폴라 동작을 시작한다. 이는 바이폴라 트랜지스터의 베이스 전압이 상승하여 에미터-베이스 접합이 순방향이 되기 때문이다. 통상 ESD 보호회로에서는 접합(junction)에 메탈콘택(metal contact)을 뚫어서 패드(pad)와 연결시키고 있다.Here, the source of the field transistor becomes the emitter of the bipolar transistor, the well becomes the base, the drain becomes the collector, and the bipolar operation starts. This is because the base voltage of the bipolar transistor rises and the emitter-base junction is forward. In general, an ESD protection circuit connects a pad by drilling a metal contact in a junction.
종래의 ESD 보호회로 제조방법에서 ESD 신뢰성 및 데이터 입력/출력전류를 동시에 만족하기 위해서는 일정한 크기의 바이폴라 또는 MOS 트랜지스터가 요구되므로 패드의 캐패시턴스는 자꾸만 커지게 된다. 또한, 반도체소자의 고집적화로 인해 웰의 도핑농도가 증가하게 되고, 그로 인하여 패드 접합영역에 캐패시턴스가 커지게 된다. 상기 캐패시턴스의 증가는 데이타의 입/출력을 지연시켜 소자의 고속화를 방해하는 문제점이 된다.In the conventional ESD protection circuit manufacturing method, a pad bipolar or MOS transistor of a certain size is required to simultaneously satisfy ESD reliability and data input / output current. In addition, the doping concentration of the well increases due to the high integration of the semiconductor device, thereby increasing the capacitance in the pad junction region. Increasing the capacitance delays the input / output of the data and thus becomes a problem of preventing the speed of the device.
본 발명은 상기한 종래기술의 문제점을 해결하기 위한 것으로, 입력패드가 접속되는 접합영역의 가장자리가 p웰에 오버랩되게 형성하고, 상기 접합영역의 중심부는 p형 반도체기판과 접속되되, 상기 접합영역의 가장자리보다 두껍게 형성되도록 하여 상기 접합영역에서의 캐패시턴스를 감소시켜 소자가 고속으로 작동하게 하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 ESD 보호소자가 구비된 반도체장치의 제조방법을 제공하는데 그 목적이 있다.The present invention is to solve the above problems of the prior art, wherein the edge of the junction region to which the input pad is connected to overlap the p-well, the center of the junction region is connected to the p-type semiconductor substrate, the junction region The present invention provides a method of manufacturing a semiconductor device having an ESD protection device which is formed thicker than the edge of the semiconductor device, thereby reducing capacitance in the junction region, thereby allowing the device to operate at high speed and thereby improving the characteristics and reliability of the semiconductor device. have.
도 1a 내지 도 1c 는 본 발명의 제1실시예에 따른 데이타 입출력 패드의 ESD 보호에 사용되는 npn 바이폴라 트랜지스터의 형성방법을 도시한 단면도.1A to 1C are cross-sectional views illustrating a method of forming an npn bipolar transistor used for ESD protection of a data input / output pad according to a first embodiment of the present invention.
도 2 는 본 발명의 제2실시예에 따른 데이타 입출력 패드의 ESD 보호에 사용되는 NMOS 트랜지스터의 형성방법을 도시한 단면도.2 is a cross-sectional view showing a method of forming an NMOS transistor used for ESD protection of a data input / output pad according to a second embodiment of the present invention.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
10, 11 : 반도체기판 12, 13 : 소자분리절연막10, 11: semiconductor substrate 12, 13: device isolation insulating film
14 : 감광막 패턴 15, 16 : p웰14 photosensitive film pattern 15, 16 p-well
17 : 게이트 절연막 19 : 게이트 전극17 gate insulating film 19 gate electrode
20 : n+불순물 이온주입영역 21a, 21b, 22a, 22b : n+불순물확산영역20: n + impurity ion implantation zone 21a, 21b, 22a, 22b: n + impurity diffusion region
23 : 절연막 스페이서23: insulating film spacer
이상의 목적을 달성하기 위한 본 발명에 따른 ESD 보호소자가 구비된 반도체장치의 제조방법은,Method for manufacturing a semiconductor device with an ESD protection device according to the present invention for achieving the above object,
p형 반도체기판에서 Vss단, Vcc단 및 입력패드가 접속되는 활성영역을 정의하는 소자분리절연막을 형성하는 공정과,forming a device isolation insulating film for defining an active region to which the Vss terminal, the Vcc terminal, and the input pad are connected in the p-type semiconductor substrate;
상기 반도체기판 상부에 입력패드가 접속되는 활성영역을 보호하되, 상기 활성영역의 양쪽 가장자리를 노출시키는 감광막 패턴을 형성하는 공정과,Forming a photoresist pattern on the semiconductor substrate to protect an active region to which an input pad is connected, and to expose both edges of the active region;
상기 감광막 패턴을 마스크로 사용하여 p형 불순물을 이온주입하여 p웰을 형성하는 공정과,Forming p-wells by ion implanting p-type impurities using the photoresist pattern as a mask;
상기 감광막 패턴을 제거하는 공정과,Removing the photoresist pattern;
상기 반도체기판 표면에 고농도의 n+ 불순물을 이온주입하여 n+ 이온주입영역을 형성하는 공정과,Forming an n + ion implantation region by ion implanting a high concentration of n + impurity onto the surface of the semiconductor substrate;
상기 n+ 이온주입영역을 열처리하여 Vss단, Vcc단 및 입력패드가 접속되는 n+ 불순물 확산영역을 형성하되, 상기 입력패드가 접속되는 n+ 불순물 확산영역의 양쪽 가장자리는 상기 p웰과 오버랩되는 것을 제1특징으로 한다.Heat treating the n + ion implantation region to form an n + impurity diffusion region to which a Vss end, a Vcc end, and an input pad are connected, wherein both edges of the n + impurity diffusion region to which the input pad is connected overlap the p well; It features.
또한, 이상의 목적을 달성하기 위한 본 발명에 따른 ESD 보호소자를 구비하는 반도체장치의 제조방법는,In addition, a method of manufacturing a semiconductor device having an ESD protection device according to the present invention for achieving the above object,
p형 반도체기판에서 소자분리영역으로 예정되는 부분에 소자분리절연막을 형성하는 공정과,forming a device isolation insulating film in a portion of the p-type semiconductor substrate, which is intended to be a device isolation region;
상기 반도체기판 상부에 입력패드가 접속되는 활성영역을 보호하되, 상기 활성영역의 양쪽 가장자리를 노출시키는 감광막 패턴을 형성하는 공정과,Forming a photoresist pattern on the semiconductor substrate to protect an active region to which an input pad is connected, and to expose both edges of the active region;
상기 감광막 패턴을 마스크로 사용하여 p형 불순물을 이온주입하여 p웰을 형성하는 공정과,Forming p-wells by ion implanting p-type impurities using the photoresist pattern as a mask;
상기 감광막 패턴을 제거하는 공정과,Removing the photoresist pattern;
상기 반도체기판 상부에 게이트 절연막을 형성하고, 상기 게이트 절연막 상부에 게이트 전극을 형성하되 그 측벽에 절연막 스페이서를 형성하는 공정과,Forming a gate insulating film on the semiconductor substrate, forming a gate electrode on the gate insulating film, and forming insulating film spacers on sidewalls thereof;
전체표면에 고농도의 n+ 불순물을 이온주입하여 n+ 이온주입영역을 형성하는 공정과,Forming an n + ion implantation region by ion implanting a high concentration of n + impurities onto the entire surface;
상기 n+ 이온주입영역을 열처리하여 Vss단, Vcc단 및 입력패드가 접속되는 n+ 불순물 확산영역을 형성하되, 상기 입력패드가 접속되는 n+ 불순물 확산영역의 양쪽 가장자리는 상기 절연막 스페이서의 하부에서 상기 p웰과 오버랩되는 것을 제2특징으로 한다.The n + ion implantation region is heat-treated to form an n + impurity diffusion region to which a Vss end, a Vcc end, and an input pad are connected, and both edges of the n + impurity diffusion region to which the input pad is connected are formed at the bottom of the insulating film spacer. And the overlapping feature are the second features.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 1a 내지 도 1c 는 본 발명의 제1실시예에 따른 데이타 입출력 패드의 ESD 보호에 사용되는 npn 바이폴라 트랜지스터의 형성방법을 도시한 단면도이다.1A to 1C are cross-sectional views illustrating a method of forming an npn bipolar transistor used for ESD protection of a data input / output pad according to a first embodiment of the present invention.
먼저, p형 반도체기판(10) 상부에 소자분리영역으로 예정되는 부분에 소자분리절연막(12)을 형성한다.First, a device isolation insulating film 12 is formed on a portion of the p-type semiconductor substrate 10 that is intended to be a device isolation region.
다음, 상기 반도체기판(10) 상부에 p웰으로 예정되는 부분을 노출시키는 감광막 패턴(14)을 형성한다. 이때, 상기 감광막 패턴(14)은 패드와 접속되는 접합영역(A)의 양쪽 가장자리의 안쪽으로 들어간 부분(A')을 보호하도록 형성된다.Next, a photoresist pattern 14 is formed on the semiconductor substrate 10 to expose a portion intended to be a p well. At this time, the photosensitive film pattern 14 is formed to protect the portion A 'which is inwardly of both edges of the bonding region A connected to the pad.
그 다음, 상기 감광막 패턴(14)을 마스크로 사용하여 p형 불순물을 이온주입하여 p웰(16)을 형성하고, 상기 감광막 패턴(14)을 제거한다. 상기 p웰(16)은 다단계 이온주입공정으로 형성되고, 1×1016∼ 1×1018도즈/㎤ 의 농도를 갖는다.Next, p-type impurities are ion-implanted using the photoresist pattern 14 as a mask to form a p well 16, and the photoresist pattern 14 is removed. The p well 16 is formed by a multi-step ion implantation process and has a concentration of 1 × 10 16 to 1 × 10 18 doses / cm 3.
다음, 전체표면 상부에 고농도의 n형 불순물을 이온주입하여 n+ 이온주입영역(20)을 형성한다.Next, a high concentration of n-type impurities are ion-implanted on the entire surface to form an n + ion implantation region 20.
그 다음, 열공정을 실시하여 상기 n+ 이온주입영역(20)을 확산시켜 n+ 불순물 확산영역(22a, 22b)을 형성한다. 이때, 패드와 접속되는 상기 접합영역(22a)의 하부에는 불순물 농도가 낮은 p형 반도체기판(10)이 위치하고, 상기 접합영역(22a)의 양쪽 가장자리는 상기 p웰(16)과 오버랩된다.Then, the n + ion implantation region 20 is diffused by thermal processing to form n + impurity diffusion regions 22a and 22b. At this time, a p-type semiconductor substrate 10 having a low impurity concentration is disposed under the junction region 22a connected to the pad, and both edges of the junction region 22a overlap the p well 16.
본 발명의 제2실시예에 대하여 살펴보면 다음과 같다.Looking at the second embodiment of the present invention.
도 2 는 본 발명의 제2실시예에 따른 데이타 입출력 패드의 ESD 보호에 사용되는 NMOS 트랜지스터의 형성방법을 도시한 단면도이다.2 is a cross-sectional view illustrating a method of forming an NMOS transistor used for ESD protection of a data input / output pad according to a second embodiment of the present invention.
먼저, p형 반도체기판(11) 상부에 소자분리영역으로 예정되는 부분에 소자분리절연막(13)을 형성한다.First, an element isolation insulating film 13 is formed on a portion of the p-type semiconductor substrate 11 that is to be an element isolation region.
다음, 상기 반도체기판(11) 상부에 p웰으로 예정되는 부분을 노출시키는 감광막 패턴(도시안됨)을 형성한다. 이때, 상기 감광막 패턴은 패드와 접속되는 접합영역(B)의 양쪽 가장자리의 안쪽으로 들어간 부분(B')을 보호하도록 형성된다.Next, a photoresist pattern (not shown) is formed on the semiconductor substrate 11 to expose a portion intended to be a p well. In this case, the photosensitive film pattern is formed to protect the portion B 'which is inwardly of both edges of the bonding region B connected to the pad.
그 다음, 상기 감광막 패턴을 마스크로 사용하여 p형 불순물을 이온주입하여 p웰(15)을 형성하고, 상기 감광막 패턴을 제거한다. 상기 p웰(15)은 다단계 이온주입공정으로 형성되고, 1×1016∼ 1×1018도즈/㎤ 의 농도를 갖는다.Subsequently, p-type 15 is formed by ion implantation of p-type impurities using the photoresist pattern as a mask to remove the photoresist pattern. The p well 15 is formed by a multi-step ion implantation process and has a concentration of 1 × 10 16 to 1 × 10 18 doses / cm 3.
다음, 상기 반도체기판(11)에 게이트 절연막(17)을 형성하고, 게이트 전극(19)을 형성한다.Next, a gate insulating film 17 is formed on the semiconductor substrate 11, and a gate electrode 19 is formed.
그 다음, 전체표면 상부에 절연막을 형성한 후, 전면식각하여 상기 게이트 전극(19)과 게이트 절연막(17)의 측벽에 절연막 스페이서(23)를 형성한다.Next, after the insulating film is formed over the entire surface, the entire surface is etched to form insulating film spacers 23 on the sidewalls of the gate electrode 19 and the gate insulating film 17.
그 후, 고농도의 n+ 불순물을 전면적으로 이온주입하고, 열처리공정을 실시하여 n+ 확산영역(21)을 형성한다. 이때, 상기 n+ 확산영역(21)의 양쪽 가장자리는 상기 절연막 스페이서(23)의 하부에서 상기 p웰(15)과 오버랩되고, 상기 n+ 확산영역(21)의 중심부는 p형 반도체기판(11)과 접속되고, 상기 n+ 확산영역(21)보다 두껍게 형성된다.Thereafter, a high concentration of n + impurity is implanted into the entire surface and a heat treatment step is performed to form the n + diffusion region 21. In this case, both edges of the n + diffusion region 21 overlap the p well 15 under the insulating film spacer 23, and a central portion of the n + diffusion region 21 is formed of the p-type semiconductor substrate 11. And thicker than the n + diffusion region 21.
이상에서 설명한 바와같이 본 발명에 따른 ESD 보호소자가 구비된 반도체장치의 제조방법은, 입력패드가 접속되는 n+ 불순물 확산영역의 양쪽 가장자리를 p웰과 오버랩되도록 형성하고, 상기 n+ 불순물 확산영역의 중심부의 하부에는 농도가 낮은 p형 반도체기판이 위치되도록 하되, 상기 n+ 불순물 확산영역의 양쪽 가장자리보다 두껍게 형성하여 상기 입력패드가 접속되는 n+ 불순물 확산영역에서의 캐패시턴스를 감소시킴으로써 소자가 고속으로 동작되게 하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 이점이 있다.As described above, in the method of manufacturing a semiconductor device with an ESD protection device according to the present invention, both edges of an n + impurity diffusion region to which an input pad is connected are overlapped with a p well, and a center portion of the n + impurity diffusion region is formed. The lower concentration p-type semiconductor substrate is positioned, but formed thicker than both edges of the n + impurity diffusion region to reduce the capacitance in the n + impurity diffusion region to which the input pad is connected, thereby allowing the device to operate at high speed. There is an advantage to improve the characteristics and reliability of the semiconductor device according.
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1998
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Cited By (2)
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| CN102844863A (en) * | 2010-01-26 | 2012-12-26 | ams有限公司 | Transistor assembly as ESD protection measure |
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