KR20000044911A - 워드라인 부트스트랩 회로 - Google Patents

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Abstract

본 발명은 워드라인 부트스트랩 회로에 관한 것으로, 저전압으로 동작하는 플래쉬 메모리에서 읽기 동작시 부트스트랩 레귤레이션 회로를 사용하여 워드라인에 접속된 메모리 셀로 일정한 읽기 동작 전압을 공급할 수 있도록 한 워드라인 부트스트랩 회로에 관한 것이다.
본 발명은 저전위 전원전압을 사용하는 플래쉬 메모리의 읽기 동작시 로우 디코더의 출력에 따라 선택된 워드라인으로 고전압을 공급하는 워드라인 부트스트랩 회로에 있어서, 상기 저전위 전원전압을 고전압으로 부트스트래핑 하기 위한 부트스트랩 회로와, 상기 부트스트랩 회로 및 상기 로우 디코더간에 접속되며 상기 부트스트랩 회로에 의해 부트스트래핑 된 고전압을 안정된 읽기 동작 전압으로 출력하기 위한 부트스트랩 레귤레이션 회로를 포함하여 구성된 워드라인 부트스트랩 회로를 제공한다.

Description

워드라인 부트스트랩 회로
본 발명은 워드라인 부트스트랩 회로(Word line bootstrap circuit)에 관한 것으로, 특히 저전압으로 동작하는 플래쉬 메모리에서 읽기(Read) 동작시 부트스트랩 레귤레이션 회로를 사용하여 워드라인에 접속된 메모리 셀로 일정한 읽기 동작 전압을 공급할 수 있도록 한 워드라인 부트스트랩 회로에 관한 것이다.
일반적으로, 저전압으로 동작하는 플래쉬 메모리 셀에서는 읽기 동작시 속도(Speed)를 빠르게 하기 위해, 사용되는 저전위 전원전압(Vcc: 2.7V 내지 3.6V)을 그 이상으로 부트스트래핑(bootstrapping) 하여 워드라인으로 공급하는 부트스트랩 회로를 사용하게 된다.
도 1은 종래의 워드라인 부트스트랩 회로도이다.
로우(Row) 디코더(2)의 출력에 따라 선택되는 워드라인(W/L) 및 비트라인(B/L)간에는 메모리 셀(3)이 접속된다. 부트스트랩 회로(1)에서는 저전위 전원전압(Vcc: 2.7V 내지 3.6V)을 2배의 고전압(5.4V 내지 7.2V)으로 부트스트래핑 하여 상기 로우 디코더(2)로 공급하게 된다. 상기 로우 디코더(2)에서는 상기 고전위 전원전압(5.4V 내지 7.2V)을 상기 워드라인(W/L)에 접속된 메모리 셀(3)로 공급하게 된다. 이때, 상기 메모리 셀(3)에 대한 읽기 동작을 수행하게 된다.
그러나, 이러한 종래의 워드라인 부트스트랩 회로는 상기 워드라인(W/L)으로 7.2V의 고전압이 공급될 경우, 상기 선택된 워드라인(W/L)에 접속된 메모리 셀(3)은 많은 스트레스(Stress)를 받게 된다. 즉, 읽기 동작 조건(읽기 동작시 메모리 셀의 워드라인 전압: 4V)보다 큰 전압(7.2V)을 메모리 셀(3)에 반복적으로 인가하게 되면 메모리 셀(3)의 수명이 단축되는 단점이 있다.
따라서, 본 발명은 부트스트랩 회로와 로우 디코더간에 부트스트래핑 된 전압을 조정하기 위한 부트스트랩 레귤레이션 회로를 구성함으로써, 상기한 단점을 해결할 수 있는 워드라인 부트스트랩 회로를 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 워드라인 부트스트랩 회로는 저전위 전원전압을 사용하는 플래쉬 메모리의 읽기 동작시 로우 디코더의 출력에 따라 선택된 워드라인으로 고전압을 공급하는 워드라인 부트스트랩 회로에 있어서, 상기 저전위 전원전압을 고전압으로 부트스트래핑 하기 위한 부트스트랩 회로와, 상기 부트스트랩 회로 및 상기 로우 디코더간에 접속되며 상기 부트스트랩 회로에 의해 부트스트래핑 된 고전압을 안정된 읽기 동작 전압으로 출력하기 위한 부트스트랩 레귤레이션 회로를 포함하여 구성된 것을 특징으로 한다.
본 발명은 저전압으로 동작하는 플래쉬 메모리에서 읽기 동작시 부트스트랩 회로를 사용할 때, 전압 디바이더 회로와 레귤레이션 센스 앰프 회로로 구성된 부트스트랩 레귤레이션 회로를 사용하여 워드라인에 일정한 전압을 공급하게 된다.
도 1은 종래의 워드라인 부트스트랩 회로도.
도 2는 본 발명에 따른 워드라인 부트스트랩 회로도.
도 3은 도 2의 부트스트랩 레귤레이션 회로의 상세 회로도.
<도면의 주요 부분에 대한 부호의 설명>
11: 부트스트랩 회로 12: 로우 디코더
13: 메모리 셀 14: 부트스트랩 레귤레이션 회로
15: 전압 디바이더 회로 16: 레귤레이션 센스앰프 회로
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 워드라인 부트스트랩 회로도이다.
로우 디코더(12)의 출력에 따라 선택되는 워드라인(W/L) 및 비트라인(B/L)간에는 메모리 셀(13)이 접속된다. 부트스트랩 회로(11)는 저전위 전원전압(Vcc: 2.7V 내지 3.6V)을 부트스트래핑 하여 고전압(5.4V 내지 7.2V)으로 출력하게 된다. 상기 부트스트랩 회로(11)를 통해 생성된 고전압은 부트스트랩 레귤레이션 회로(14)로 공급된다. 상기 부트스트랩 레귤레이션 회로(14)에서는 상기 부트스트랩 회로(11)에서 공급된 고전압(5.4V 내지 7.2V)을 안정된 읽기 동작전압(4V)으로 조정하여 상기 로우 디코더(12)로 공급하게 된다. 상기 로우 디코더(12)에서는 상기 읽기 동작전압(4V)을 상기 워드라인(W/L)에 접속된 메모리 셀(13)로 공급하게 된다. 이때, 상기 메모리 셀(13)에 대한 읽기 동작을 수행하게 된다.
본 발명에서는 설명의 편의를 위해 하나의 워드라인(W/L) 및 비트라인(B/L)간에 하나의 메모리 셀(13)만을 예를 들어 설명하였다.
즉, 상기 부트스트랩 회로(11)를 통해 생성된 고전압은 상기 부트스트랩 레귤레이션 회로(14)를 통해 일정한 읽기 동작 전압으로 출력된다. 상기 부트스트랩 레귤레이션 회로(14)를 통해 출력된 일정한 읽기 동작전압은 로우 디코더(12)를 통해 워드라인(W/L)으로 공급되어, 결국 메모리 셀로 공급되게 된다.
도 3은 도 2의 부트스트랩 레귤레이션 회로의 상세 회로도로서, 전압 디바이더 회로(15)와 레귤레이션 센스 앰프 회로(16)로 구성된다.
상기 전압 디바이더 회로(15)는, 부트스트랩 회로(11)의 출력단자 및 제 1 노드(K1)간에는 제 1 내지 제 3 PMOS 트랜지스터(P1 내지 P3)가 직렬로 접속된다. 상기 제 1 노드(K1) 및 접지단자(Vss)간에는 제 4 PMOS 트랜지스터(P1)와 읽기 동작 인에이블신호(RE)를 입력으로 하는 제 1 NMOS 트랜지스터(N1)가 직렬로 접속된다.
상기 레귤레이션 센스 앰프 회로(16)는, 전원단자(Vcc) 및 제 2 노드(K2)간에는 인버터(I1)를 경유한 상기 읽기 동작 인에이블신호(RE)를 입력으로 하는 제 5 PMOS 트랜지스터(P5)가 접속된다. 상기 제 2 노드(K2) 및 제 3 노드(K3)간에는 상기 제 3 노드(K3)의 전압을 입력으로 하는 제 6 PMOS 트랜지스터(P6)가 접속된다. 상기 제 2 노드(K2) 및 제 4 노드(K4)간에는 상기 제 3 노드(K3)의 전압을 입력으로 하는 제 7 PMOS 트랜지스터(P7)가 접속된다. 상기 제 3 노드(K3) 및 제 5 노드(K5)간에는 상기 제 1 노드(K1)의 전압을 입력으로 하는 제 2 NMOS 트랜지스터(N2)가 접속된다. 상기 제 4 노드(K4) 및 상기 제 5 노드(K5)간에는 기준전압(Vref)을 입력으로 하는 제 3 NMOS 트랜지스터(N3)가 접속된다. 상기 제 5 노드(K5) 및 접지단자(Vss)간에는 상기 읽기 동작 인에이블신호(RE)를 입력으로 하는 제 4 NMOS 트랜지스터(N4)가 접속된다. 상기 부트스트랩 회로(11)의 출력단자 및 접지단자(Vss)간에 상기 제 4 노드(K4)의 전압을 입력으로 하는 제 5 NMOS 트랜지스터(N5)가 접속된다.
상술한 바와 같이 구성된 본 발명에 따른 워드라인 부트스트랩 회로의 동작을 상세히 설명하면 다음과 같다.
예를 들어, 읽기 동작 인에이블신호(RE)가 하이 상태로 입력될 때, 상기 부트스트랩 회로(11)로부터 공급되는 고전압(5.4V 내지 7.2V)은 상기 부트스트랩 레귤레이션 회로(15)의 전압 디바이더 회로(15)에 의해 일정한 전압으로 디바이드(Devide)되어 제 1 노드(K1)로 출력된다. 이때, 상기 레귤레이션 센스 앰프 회로(16)는 상기 제 1 노드(K1)의 전압과 기준전압(Vref)을 비교하여 상기 제 4 노드(K4)로 하이(High) 또는 로우(Low) 상태로 출력하게 된다.
즉, 상기 제 1 노드(K1)의 전압이 기준전압(Vref)보다 높은 경우에는 상기 제 3 노드(K3)는 로우 상태로 되고, 상기 제 4 노드(K4)는 하이 상태로 된다. 이때, 상기 제 4 노드(K4)의 전압을 입력으로 하는 상기 제 5 NMOS 트랜지스터(N5)는 턴온 된다. 그러므로, 상기 부트스트랩 회로(11)로부터 공급되는 고전압의 일부가 상기 제 5 NMOS 트랜지스터(N5)를 통해 더 걸린 만큼의 전압이 바이 패스(By pass) 되게 된다. 그러나, 상기 제 1 노드(K1)의 전압이 기준전압(Vref)보다 낮은 경우에는 상기 제 3 노드(K3)는 하이 상태로 되고, 상기 제 4 노드(K4)는 로우 상태로 된다. 이때, 상기 제 4 노드(K4)의 전압을 입력으로 하는 상기 제 5 NMOS 트랜지스터(N5)가 턴오프 되어 상기 부트스트랩 회로(11)로부터 공급되는 고전압은 로우 디코더(12)로 공급되게 된다.
즉, 본 발명은 상기 부트스트랩 회로(11)로부터 공급되는 고전압이 읽기 동작 전압보다 클 경우에는 상기 부트스트랩 레귤레이션 회로(14)를 통해 조정하여 일정한 읽기 동작 전압이 공급될 수 있도록 함으로써, 안정된 읽기 동작을 수행할 수 있게 된다.
상술한 바와 같이 본 발명에 의하면 저전압으로 동작하는 플래쉬 메모리에서 읽기(Read) 동작시 부트스트랩 레귤레이션 회로를 사용하여 워드라인에 접속된 메모리 셀로 일정한 읽기 동작 전압을 공급할 수 있도록 함으로써, 저전압으로 동작하는 플래쉬 메모리에서 스트레스로 인한 메모리 셀의 수명 단축을 방지할 수 있는 탁월한 효과가 있다.

Claims (6)

  1. 저전위 전원전압을 사용하는 플래쉬 메모리의 읽기 동작시 로우 디코더의 출력에 따라 선택된 워드라인으로 고전압을 공급하는 워드라인 부트스트랩 회로에 있어서,
    상기 저전위 전원전압을 고전압으로 부트스트래핑 하기 위한 부트스트랩 회로와,
    상기 부트스트랩 회로 및 상기 로우 디코더간에 접속되며 상기 부트스트랩 회로에 의해 부트스트래핑 된 고전압을 안정된 읽기 동작 전압으로 출력하기 위한 부트스트랩 레귤레이션 회로를 포함하여 구성된 것을 특징으로 하는 워드라인 부트스트랩 회로.
  2. 제 1 항에 있어서,
    상기 부트스트랩 레귤레이션 회로는 상기 부트스트랩 회로로부터 공급되는 고전압을 일정한 전압으로 디바이드 하기 위한 전압 디바이더 회로와,
    상기 전압 디바이더 회로를 통해 디바이드 된 전압과 기준전압을 비교하기 위한 레귤레이션 센스앰프 회로를 포함하여 구성된 것을 특징으로 하는 워드라인 부트스트랩 회로.
  3. 제 1 항에 있어서,
    상기 전압 디바이더 회로는 상기 부트스트랩 회로의 출력단자 및 접지단자간에 다수의 PMOS 트랜지스터 및 NMOS 트랜지스터가 직렬로 접속되고, 읽기 동작 인에이블신호에 따라 상기 부트스트랩 회로의 출력 전압을 일정한 전압으로 디바이드 하는 것을 특징으로 하는 워드라인 부트스트랩 회로.
  4. 제 1 항에 있어서,
    상기 전압 디바이더 회로는 상기 부트스트랩 회로의 출력단자 및 제 1 노드간에 직렬로 접속되는 제 1 내지 제 3 PMOS 트랜지스터와,
    상기 제 1 노드 및 접지단자간에 직렬로 접속되는 제 4 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터를 포함하여 구성된 것을 특징으로 하는 워드라인 부트스트랩 회로.
  5. 제 1 항에 있어서,
    상기 레귤레이션 센스앰프 회로는 상기 전압 디바이더 회로의 출력 전압 및 기준전압의 입력에 따라 상기 부트스트랩 회로의 출력 전압을 일정하게 유지하는 것을 특징으로 하는 워드라인 부트스트랩 회로.
  6. 제 1 항에 있어서,
    상기 레귤레이션 센스앰프 회로는 전원단자 및 제 2 노드간에 접속되며 인버터를 경유한 읽기 동작 인에이블신호를 입력으로 하는 제 5 PMOS 트랜지스터와,
    상기 제 2 노드 및 제 3 노드간에 접속되며 상기 제 3 노드의 전압을 입력으로 하는 제 6 PMOS 트랜지스터와,
    상기 제 2 노드 및 제 4 노드간에 접속되며 상기 제 3 노드의 전압을 입력으로 하는 제 7 PMOS 트랜지스터와,
    상기 제 3 노드 및 제 5 노드간에 접속되며 상기 제 1 노드의 전압을 입력으로 하는 제 2 NMOS 트랜지스터와,
    상기 제 4 노드 및 상기 제 5 노드간에 접속되며 기준전압을 입력으로 하는 제 3 NMOS 트랜지스터와,
    상기 제 5 노드 및 접지단자간에 접속되며 상기 읽기 동작 인에이블신호를 입력으로 하는 제 4 NMOS 트랜지스터와,
    상기 부트스트랩 회로의 출력단자 및 접지단자간에 접속되며 상기 제 4 노드의 전압을 입력으로 하는 제 5 NMOS 트랜지스터를 포함하여 구성된 것을 특징으로 하는 워드라인 부트스트랩 회로.
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