KR20000044678A - 반도체 장치의 접지 전위 클램프 회로 - Google Patents

반도체 장치의 접지 전위 클램프 회로 Download PDF

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Abstract

본 발명은 접지 전위의 요동(bouncing)이 있음에도 불구하고 반도체 장치에 포함되는 내부 회로가 정상적으로 동작할 수 있도록, 그 회로를 구동하기 위해 공급되는 접지 전위를 클램프할 수 있는 반도체 장치의 접지 전위 클램프 회로에 관한 것이다. 접지 전위의 클램프 회로는, 칩 접지 전위를 입력하는 칩 접지 노드(100)와; 클램프된 접지 전위를 내부 회로로 출력하는 클램프 접지 노드(NODE1 또는 NODE2)와; 기준 접지 노드(VSSR)가 상기 클램프 접지 노드(NODE1, NODE2)에 결합되고, 내부 회로를 인에이블시키는 신호(/CS)가 액티브되는 것에 응답하여 기준 접지 전위보다 높은 제1 기준 전위(VREF) 및 기준 접지 전위보다 낮은 제2 기준 전위(/VREF)를 발생하는 기준 전압 발생부(400)와; 상기 칩 접지 노드(100)의 전위가 양의 방향 또는 음의 방향으로 요동하는 경우에 선택적으로 턴온되어 이를 상기 클램프 접지 노드로 전달하는 바이어스 블럭(200)과; 상기 클램프 접지 노드의 전위가 상기 제1 기준 전위보다 높은 경우에 턴온되어 제1 기준 전위를 상기 클램프 접지 노드를 통해 상기 내부 회로로 제공하는 제1 스위칭 소자와, 상기 클램프 접지 노드의 전위가 상기 제2 기준 전위보다 낮은 경우에 턴온되어 제2 기준 전위를 상기 클램프 접지 노드를 통해 상기 내부 회로로 제공하는 제2 스위칭 소자를 포함하는 클램프 블럭을 포함한다.

Description

반도체 장치의 접지 전위 클램프 회로
본 발명은 반도체 장치에 관한 것으로, 특히 입력 버퍼의 접지 전위의 요동(bouncing)을 방지할 수 있는 반도체 장치의 접지 전위 클램프 회로에 관한 것이다.
반도체 장치에 포함되는 회로들은 일반적으로 칩의 외부에서 직접 인가되는 전원에 의하여 구동되거나, 또는 칩 내부에서 발생되는 전원에 의하여 구동된다. 그런데, 이러한 전원은 여러 가지 요인에 의하여 요동(bouncing)될 수 있으며, 그에 의해 회로가 오동작하는 경우가 발생할 수 있다. 특히 칩의 외부에서 인가되는 데이터를 입력하는 입력 버퍼의 경우 칩의 외부에서 인가되는 전원에 의해서 구동되며, 칩의 외부적 요인에 의하여 전원에 요동이 발생할 확률이 상대적으로 높아, 이에 대한 대책이 필요하다. 회로를 구동하기 위한 전원은 전원 전위(VCC) 및 접지 전위(VSS)로 이루어지며, 도 1에 도시된 입력 버퍼를 통해서 접지 전위에 발생하는 요동에 의한 회로의 오동작을 살펴보기로 한다.
도 1을 참조하면, 입력 버퍼는 2개의 PMOS 트랜지스터(P1, P2) 및 2개의 NMOS 트랜지스터(N1, N2)로 이루어져, 입력 데이터(DIN)와 칩 선택 신호(/CS)를 논리 NOR 하여 출력한다. 그런데, 접지 전위가 요동하는 경우, 요동하는 범위가 적은 경우에는 NMOS 트랜지스터(N1)의 스위칭 상태에 영향을 미치지 않지만, 접지 전위가 요동하는 범위가 크면 NMOS 트랜지스터(N1)의 스위칭이 오동작하게 된다. 즉, 접지 전위가 일정 레벨 이상 요동하면 턴오프 상태를 유지하여야 하는데 턴온되거나, 또는 턴오프 상태를 유지하여야 하는데 턴온되게 된다. 예를 들어, 입력 데이터(DIN)가 TTL 레벨로 논리 "로우"인 0.4[V]가 인가되는 경우에, 접지 전위가 잡음(noise)에 의해 -1[V]가 되면, NMOS 트랜지스터(N1)의 게이트-소스가 전압(VGS)은 0.4-(-1)=1.4[V]가 된다. 이는 NMOS 트랜지스터(N1)의 문턱 전압(threshold voltage)을 초과하는 것이므로, NMOS 트랜지스터(N1)는 턴오프 상태를 유지하지 못하고 턴온된다. 그리하여, 입력 버퍼는 오동작하게 된다.
이와 같이, 반도체 회로에 인가되는 접지 전위의 요동은 그 회로의 동작에 영향을 미치어 오동작을 일으킬 수 있는 문제점이 있다.
따라서, 본 발명의 목적은 접지 전위의 요동이 있음에도 불구하고 반도체 장치에 포함되는 회로가 정상적으로 동작할 수 있도록, 그 회로를 구동하기 위해 공급되는 접지 전위를 클램프할 수 있는 반도체 장치의 접지 전위 클램프 회로를 제공하는 것이다.
도 1은 종래 기술에 따른 입력 버퍼를 나타내는 회로도.
도 2는 본 발명의 일실시예에 의한 반도체 장치의 접지 전위 클램프 회로와 그에 결합되는 입력 버퍼를 나타내는 블럭 회로도.
도 3은 본 발명에 따른 접지 전위 클램프의 원리를 설명하기 위한 도면.
도 4는 도 2에 도시된 기준 전압 발생부의 일 예를 나타내는 상세 회로도.
도 5는 본 발명의 바람직한 실시예에 따른 반도체 장치의 접지 전위 클램프 회로 및 그에 결합되는 입력 버퍼의 상세 회로도.
도 6은 본 발명에 따른 반도체 장치의 접지 전위 클램프 회로의 접지 전위 전달 특성을 나타내는 그래프.
<도면의 주요 부분에 대한 부호의 설명>
200…바이어스 블럭
300…클램프
400…기준 전압 발생부
상기 목적을 달성하기 위하여, 인에이블 신호에 의해서 회로 동작이 활성화되는 내부 회로를 포함하는 반도체 장치에 있어서, 칩 접지 전위를 입력하는 칩 접지 노드(100)와; 클램프된 접지 전위를 상기 내부 회로로 출력하는 클램프 접지 노드(NODE1 또는 NODE2)와; 그 자신의 기준 접지 노드(VSSR)가 상기 클램프 접지 노드(NODE1, NODE2)에 결합되어, 상기 인에이블 신호(/CS)가 액티브되는 것에 응답하여 기준 접지 전위보다 높은 제1 기준 전위(VREF) 및 상기 기준 접지 전위보다 낮은 제2 기준 전위(/VREF)를 발생하는 기준 전압 발생부(400)와; 상기 칩 접지 노드(100)의 전위가 양의 방향 또는 음의 방향으로 요동하는 경우에 선택적으로 턴온되어 이를 상기 클램프 접지 노드로 전달하는 바이어스 블럭(200)과; 상기 클램프 접지 노드의 전위가 상기 제1 기준 전위보다 높은 경우에 턴온되어 제1 기준 전위를 상기 클램프 접지 노드를 통해 상기 내부 회로로 제공하는 제1 스위칭 소자와, 상기 클램프 접지 노드의 전위가 상기 제2 기준 전위보다 낮은 경우에 턴온되어 제2 기준 전위를 상기 클램프 접지 노드를 통해 상기 내부 회로로 제공하는 제2 스위칭 소자를 포함하는 클램프 블럭을 포함하는 반도체 장치의 접지 전위 클램프 회로가 제공된다.
본 발명의 바람직한 실시예에 따르면, 바이어스 블럭(200)은 칩 접지 노드(100)와 클램프 접지 노드(NODE1, NODE2) 사이에 순방향 및 역방향으로 병렬 접속된 2개의 다이오드를 포함하며, 이들 다이오드들은 다이오드-접속된 PMOS 트랜지스터(P7) 및 다이오드-접속된 NMOS 트랜지스터(N5)로 각각 구성된다.
또한, 내부 회로는 입력 버퍼(600)이고, 인에이블 신호는 칩 선택 신호(/CS)일 수 있다. 기준 전압 발생부(400)는, 칩 선택 신호(/CS)에 의해서 턴온되어 전원 전위를 전달하는 스위칭 소자(P3)와; 스위칭 소자(P3)와 제1 기준 전위(VREF)의 출력 노드 사이에 직렬로 결합되는 적어도 하나의 전압 강하 소자(P4)와; 칩 선택 신호(/CS)가 인가되는 노드와 상기 제2 기준 전위(/VREF)의 출력 노드 사이에 결합되는 커패시터(P5)와; 칩 선택 신호(/CS)가 논액티브(즉, "하이" 레벨)일 때 턴온되어 커패시터에 전하를 공급하고 칩 선택 신호(/CS)가 액티브인 경우 턴오프되어 상기 제2 기준 전위(/VREF)의 출력 노드를 플로우팅하는 스위칭 소자(N4)를 포함하여 구성된다.
또한, 클램프 블럭(300)은 클램프 접지 노드와 제1 기준 전위 사이에 순방향으로 결합되어 있는 다이오드-접속 NMOS 트랜지스터(N6)와 클램프 접지 노드와 제2 기준 전위(/VREF) 사이에 역방향으로 결합되어 있는 다이오드-접속된 PMOS 트랜지스터(P8)를 포함한다.
이어서, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 접지 전위 클램프 회로 및 그에 의해 접지 전위가 공급되는 구동되는 입력 버퍼를 나타낸 것이다.
도 2에서 반도체 장치의 접지 전위 클램프 회로(500)는 칩의 접지 전위가 공급되는 칩 접지 노드(100), 바이어스 블럭(200), 클램프(300) 및 기준 전압 발생부(400)로 구성된다. 또한, 입력 버퍼(600)는 2개의 PMOS 트랜지스터(P1, P2) 및 2개의 NMOS 트랜지스터(N1, N2)로 이루어져 있다.
접지 전위 클램프 회로(500)에서, 칩 접지 노드(100)를 통해 인가되는 칩 접지 전위(VSS)는 바이어스 블럭(200)으로 제공된다. 바이어스 블럭(200)은 칩 접지 전위(VSS)가 양의 방향 또는 음의 방향으로 요동하는 경우에 선택적으로 턴온되어 이를 그 다음에 위치하는 클램프 접지 노드(NODE1 또는 NODE2)로 전달한다. 기준 전압 발생부(400)는 입력 버퍼(600)의 인에이블 회로인 칩 선택 신호(/CS)가 "로우" 레벨로 액티브되는 것에 응답하여 기준 접지 전위보다 높은 제1 기준 전위(VREF) 및 기준 접지 전위보다 낮은 제2 기준 전위(/VREF)를 발생한다.
클램프 블럭(300)은 바이어스 블럭(200)으로부터 전달되는 전위가 제1 기준 전위(VREF)보다 높은 경우에는 제1 기준 전위(VREF)를 클램프 접지 전위(VSS1)로서 출력하고, 바이어스 블럭(200)으로부터 전달되는 전위가 제2 기준 전위(/VREF)보다 낮은 경우에는 제2 기준 전위(/VREF)를 클램프 접지 전위(VSS1)로서 입력 버퍼(600)로 공급한다.
입력 버퍼(600)에서 PMOS 트랜지스터(P1, P2)의 소스-드레인 경로는 전원 전위 라인과 반전 데이터 노드(/DOUT) 사이에 직렬로 결합되어 있고, 게이트에는 각각 칩 선택 신호(/CS)("로우" 액티브 신호임) 및 입력 데이터(DIN)가 인가된다. 또한, NMOS 트랜지스터(N1, N2)의 드레인-소스 경로는 반전 데이터 노드(/DOUT)와 클램프 접지 노드(VSS1) 사이에 병렬로 결합되어 있으며, 각각의 게이트에는 입력 데이터(DIN) 및 칩 선택 신호(/CS)가 인가된다. 이와 같이 구성된 입력 버퍼(600)는 입력 데이터(DIN)와 칩 선택 신호(/CS)를 논리 "NOR"하여 반전 데이터(/DATA)를 출력한다.
도 3은 칩 접지 전위(VSS)의 요동을 나타내는 그래프이다. 도면에서 알 수 있는 바와 같이, 칩 접지 전위(VSS)는 0[V]를 기준으로 양의 방향으로 또는 음의 방향으로 요동할 수 있다. 여기서 입력 버퍼(600)와 같은 내부 회로가 수용할 수 있는 양(+) 방향의 범위를 제1 기준 전위(VREF)로 하고, 음(-) 방향의 범위를 제2 기준 전위(/VREF)로 설정할 필요가 있다.
도 4는 도 2에 도시된 기준 전압 발생부(400)의 일 예를 나타내는 상세 회로도이다.
도 4를 참조하면, 기준 전압 발생부(400)는 PMOS 트랜지스터(P3, P4, P5, P6), NMOS 트랜지스터(N3, N4) 및 인버터(INV1)를 포함하여 구성되어 있다. PMOS 트랜지스터(P3)의 소스는 전원 전위(VCC)에 결합되어 있고 게이트에는 칩 선택 신호(/CS)가 인가된다. PMOS 트랜지스터(P4)는 소스와 벌크가 공통으로 PMOS 트랜지스터(P3)의 드레인에 결합되고, 게이트와 드레인이 공통 결합되어 제1 기준 전위(VREF)를 출력한다. 인버터(INV1)는 칩 선택 신호(/CS)를 반전하여 출력한다. 커패시터-접속된 PMOS 트랜지스터(P5)는 커패시터로서 작용하며 공통 접속된 소스-드레인 노드로 칩 선택 신호(/CS)가 인가되고 게이트로 제2 기준 전위(/VREF)를 출력한다. PMOS 트랜지스터(P6)의 소스는 전원 전위(VCC)에 결합되어 있고, 게이트는 인버터(INV1)의 출력에 결합되어 있다. 또한, NMOS 트랜지스터(N3)의 드레인-소스 경로는 제2 기준 전위(/VREF)가 출력되는 노드와 PMOS 트랜지스터(P6)의 드레인 사이에 결합되고 게이트는 인버터(INV1)의 출력에 결합되어 있다. NMOS 트랜지스터(N4)의 게이트는 PMOS 트랜지스터(P6)의 소스 및 NMOS 트랜지스터(N3)의 드레인에 결합되어 있고, 그 드레인-소스 경로는 제2 기준 전위(/VREF)가 출력되는 노드와 기준 접지 전위(VSSR) 사이에 결합되어 있다.
이러한 구성을 가지는 기준 전압 발생부(400)의 동작은 다음과 같다.
칩 선택 신호(/CS)가 "로우" 레벨로 액티브되면, PMOS 트랜지스터(P3)는 턴온되고 PMOS 트랜지스터(P3)의 드레인은 문턱 전압 강하(Vt loss)에 의해 (VCC-Vt)의 전위를 나타내고 이어서 PMOS 트랜지스터(P4)의 벌크로 인가된다. 또한, PMOS 트랜지스터(P4)의 드레인에는 그에 의한 문턱 전압 강하에 의해 (VCC-2Vt)의 전위가 나타나고, 이것이 제1 기준 전위(VREF)로서 출력된다. 여기서, 제1 기준 전위(VREF)의 레벨을 더 낮추고자 하는 경우에는 PMOS 트랜지스터(P4)와 같이 다이오드 접속된 MOS 트랜지스터를 추가로 PMOS 트랜지스터(P4)와 제1 기준 전위(VREF) 사이에 직렬로 결합시킬 수 있다. 즉, 제1 기준 전위(VREF)의 레벨은 직렬 연결되는 PMOS 트랜지스터의 수를 조절함으로써 조절할 수 있다. 또한, 각 PMOS 트랜지스터의 문턱 전압을 조절함으로써 제1 기준 전위(VREF)의 레벨을 조절하는 것이 가능하다.
한편, 칩 선택 신호(/CS)가 "하이" 레벨이면, 인버터(INV1)의 출력은 "로우" 레벨이 되어 PMOS 트랜지스터(P6)는 턴온되고 NMOS 트랜지스터(N3)는 턴오프된다. PMOS 트랜지스터(P6)가 턴온되면 전원 전위(VCC)가 NMOS 트랜지스터(N4)의 게이트로 인가되어, NMOS 트랜지스터(N4)는 턴온된다. 그리하여, 커패시터(P5)의 한쪽에는 논리 "하이" 레벨의 칩 선택 신호(/CS)가 인가되고 다른 쪽에는 NMOS 트랜지스터(N4)를 통해서 기준 접지 전위(VSSR)가 인가되어, 전하가 축적된다. 여기서, 커패시터(P5)의 커패시턴스를 크게 할 필요가 있다.
이어서, 칩 선택 신호(/CS)가 "로우" 레벨이 되면, 인버터(INV1)의 출력은 "하이" 레벨이 되어 PMOS 트랜지스터(P6)는 턴오프되고 NMOS 트랜지스터(N3)는 턴온되며 NMOS 트랜지스터(N4)는 턴오프된다. 그리하여, 제2 기준 전위(/VREF) 노드는 플로우팅 상태가 된다. 여기서, 커패시터-접속된 PMOS 트랜지스터(P5)의 커패시터-커플링 효과에 의해 기준 접지 전압(VSSR) 이하로 떨어진다. 여기서, 기준 접지 전압(VSSR)은 칩 접지 전위(VSS)와는 다른 경로를 통해 반도체 장치에 제공되도록 함으로써, 동일한 요인에 의해서 칩 접지 전위(VSS)와 기준 접지 전위(VSSR)가 동시에 요동되는 것을 방지할 필요가 있다.
도 5는 본 발명에 따른 반도체 장치의 접지 전위 클램프 회로(500) 및 입력 버퍼(600)를 구체적으로 나타낸 회로도이다.
도 5를 참조하면, 바이어스 블럭(200)은 다이오드-접속된 PMOS 트랜지스터(P7) 및 다이오드-접속된 NMOS 트랜지스터(N5)로 구성되며, 각각은 다이오드로서 기능한다. 다이오드(P7)는 칩 접지 전위(VSS)에 캐소드가 접속되고, 다이오드(N5)는 칩 접지 전위(VSS)에 애노드가 접속된다. 그리하여, 칩 접지 전위(VSS)가 양(+) 방향으로 요동하면 다이오드(N5)는 턴온되고 다이오드(P7)는 턴오프며, 음(-) 방향으로 요동하면 다이오드(N5)가 턴오프되고 다이오드(P7)가 턴온된다. 그리하여, 칩 접지 전위(VSS)가 양(+) 방향으로 요동하는 경우에는 노드(NODE1)에 (VSS-Vt) 전위가 인가되고, 칩 접지 전위(VSS)가 음(-) 방향으로 요동하는 경우에는 노드(NODE2)에 (VSS-Vt) 전위가 인가된다.
접지 전위 클램프 회로(500)내의 클램프(300)는 다이오드-접속된 PMOS 트랜지스터(P8) 및 다이오드-접속된 NMOS 트랜지스터(N6)를 포함하여 구성되며, PMOS 트랜지스터(P8) 및 NMOS 트랜지스터(N6)는 각각 다이오드로서 작용한다. 다이오드(P8)의 캐소드는 노드(NODE2)에 결합되고 그의 애노드는 기준 전압 발생부(400)의 기준 접지 전위(VSSR)에 결합되며, 제2 기준 전위(/VREF)는 노드(NODE1)로 인가된다. 다이오드(N6)의 애노드는 노드(NODE1)에 결합되고 그의 캐소드는 제2 기준 전압(/VREF)에 결합되고 기준 전압 발생부(400)의 기준 접지 전위(VSSR)는 또한 노드(NODE1)에 인가된다. 여기서, 설명의 편의를 위하여 클램프 접지 노드를 각각 NODE1과 NODE2로 나누어 표시하였으나, 이들은 전기적으로 하나로 결합된 것이다.
따라서, 노드(NODE1)가 제1 기준 전위(VREF)보다 높으면 다이오드(N6)가 턴온되어 제1 기준 전위(VREF)가 노드(NODE1)를 통해 클램프 접지 전위(VSS1)로서 출력되고, 노드(NODE2)의 전위가 제2 기준 전위(/VREF) 보다 낮으면 다이오드(P8)가 턴온되어 제2 기준 전위(/VREF)가 노드(NODE2)를 통해 클램프 접지 전위(VSS1)로서 출력된다.
도 6은 칩 접지 전위(VSS)가 요동하는 경우에 클램프 접지 전위(VSS1)의 레벨 변화를 나타낸 것이다.
도 6에서 알 수 있는 바와 같이, 클램프 접지 전위(VSS1)는 제1 기준 전위(VREF)와 제2 기준 전위(/VREF) 사이에서 스윙함으로 알 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.
상술한 바와 같이, 본 발명은 칩 선택 신호(/CS)를 사용하여 제1 기준 전위(VREF) 및 제2 기준 전위(/VREF)를 발생하여, 칩 접지 전위(VSS)가 이들 기준 전위들 사이에서 스윙하도록 함으로써, 입력 버퍼(600)와 같은 내부 회로가 접지 전위의 요동에 의해 오동작하는 것을 방지할 수 있는 효과를 나타낸다.

Claims (7)

  1. 인에이블 신호에 의해서 회로 동작이 활성화되는 내부 회로를 포함하는 반도체 장치에 있어서,
    칩 접지 전위를 입력하는 칩 접지 노드;
    클램프된 접지 전위를 상기 내부 회로로 출력하는 클램프 접지 노드;
    그 자신의 기준 접지 노드가 상기 클램프 접지 노드에 결합되어, 상기 인에이블 신호가 액티브되는 것에 응답하여 기준 접지 전위보다 높은 제1 기준 전위 및 상기 기준 접지 전위보다 낮은 제2 기준 전위를 발생하는 기준 전압 발생부;
    상기 칩 접지 노드의 전위가 양의 방향 또는 음의 방향으로 요동하는 경우에 선택적으로 턴온되어 이를 상기 클램프 접지 노드로 전달하는 바이어스 블록; 및
    상기 클램프 접지 노드의 전위가 상기 제1 기준 전위보다 높은 경우에 턴온되어 제1 기준 전위를 상기 클램프 접지 노드를 통해 상기 내부 회로로 제공하는 제1 스위칭 소자와, 상기 클램프 접지 노드의 전위가 상기 제2 기준 전위보다 낮은 경우에 턴온되어 제2 기준 전위를 상기 클램프 접지 노드를 통해 상기 내부 회로로 제공하는 제2 스위칭 소자를 포함하는 클램프 블럭
    을 포함하는 반도체 장치의 접지 전위 클램프 회로.
  2. 제1항에 있어서,
    상기 바이어스 블럭은
    상기 칩 접지 노드와 상기 클램프 접지 노드 사이에 순방향 및 역방향으로 병렬 접속된 2개의 다이오드를 포함하는
    반도체 장치의 접지 전위 클램프 회로.
  3. 제2항에 있어서,
    상기 2개의 다이오드는
    상기 칩 접지 노드와 클램프 접지 노드 사이에 역방향으로 다이오드-접속된 PMOS 트랜지스터 및 순방향으로 다이오드-접속된 NMOS 트랜지스터인 것을 특징으로 하는 반도체 장치의 접지 전위 클램프 회로.
  4. 제1항에 있어서,
    상기 내부 회로는 입력 버퍼이고, 상기 인에이블 신호는 칩 선택 신호(/CS)인 것을 특징으로 하는 반도체 장치의 접지 전위 클램프 회로.
  5. 제1항에 있어서,
    상기 기준 전압 발생부는,
    상기 인에이블 신호에 의해서 턴온되어 전원 전위를 전달하는 제3 스위칭 소자;
    상기 제3 스위칭 소자와 상기 제1 기준 전위의 출력 노드 사이에 직렬로 결합되는 적어도 하나의 전압 강하 소자;
    상기 인에이블 신호가 인가되는 노드와 상기 제2 기준 전위의 출력 노드 사이에 결합되는 커패시터;
    상기 인에이블 신호가 논액티브일 때 턴온되어 상기 커패시터에 전하를 공급하고 상기 인에이블 신호가 액티브인 경우 턴오프되어 상기 제2 기준 전위의 출력 노드를 플로우팅시키는 제4 스위칭 소자를 포함하는 반도체 장치의 접지 전위 클램프 회로.
  6. 제1항에 있어서,
    상기 제1 스위칭 소자는 상기 클램프 접지 노드와 상기 제1 기준 전위 사이에 순방향으로 결합되어 있는 다이오드-접속 NMOS 트랜지스터인 반도체 장치의 접지 전위 클램프 회로.
  7. 제1항에 있어서,
    상기 제2 스위칭 소자는 상기 클램프 접지 노드와 상기 제2 기준 전위 사이에 역방향으로 결합되어 있는 다이오드-접속된 PMOS 트랜지스터인 반도체 장치의 접지 전위 클램프 회로.
KR1019980061177A 1998-12-30 1998-12-30 반도체장치의접지전위클램프회로 KR100318465B1 (ko)

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