KR20000043854A - Method for forming gate hole of field emission display - Google Patents
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Abstract
Description
본 발명은 전계방출소자 ( field emission display; 이하 FED라 칭함 ) 의 게이트홀 ( gate hole ) 형성방법에 관한 것으로, 특히 에미터 팁 ( emitter Tip ) 형성시 캐소드 금속과 게이트금속의 거리를 증가시켜 캐소드 금속과 게이트 금속간의 절연파괴 및 누설전류로 인한 소자의 성능 저하를 방지하기 위하여, 캐소드금속과 게이트금속간의 표면 거리를 증가시키는 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a gate hole of a field emission display (hereinafter referred to as a FED), in particular, by increasing the distance between a cathode metal and a gate metal when forming an emitter tip, The present invention relates to a technique for increasing the surface distance between the cathode metal and the gate metal in order to prevent performance degradation of the device due to dielectric breakdown and leakage current between the metal and the gate metal.
일반적으로 박막형 전계 방출소자는 팁의 날카로운 부분에 전계가 집중되는 현상을 이용하여 비교적 낮은 전압, 예를 들어 5∼10V 정도의 전압을 인가하여 터널효과에 의한 냉전자를 방출시키는 소자로서, 이를 이용하여 형성되는 FED는 CRT의 고선명성과 액정표시장치(liquid crystal display; 이하 LCD라 칭함)의 경박형의 장점을 모두 갖추고 있어 차세대 표시장치로서 주목받고 있다.In general, a thin film type field emission device is a device that emits cold electrons due to a tunnel effect by applying a relatively low voltage, for example, a voltage of about 5 to 10V by using a phenomenon in which an electric field is concentrated on a sharp part of a tip. The formed FED has attracted attention as a next generation display device because it has both the high definition of CRT and the light and thin type of liquid crystal display (hereinafter referred to as LCD).
특히 FED는 경박형의 제작이 가능할 뿐만 아니라, LCD의 결정적인 단점인 공정수율, 제조단가 및 대형화의 문제점들을 해결할 수 있다.In particular, the FED can not only manufacture the thin and thin, but also solve the problems of process yield, manufacturing cost, and enlargement, which are crucial disadvantages of the LCD.
즉 LCD는 하나의 단위화소라도 불량이 발생되면 제품전체가 불량 처리되지만, FED는 하나의 화소 그룹에 그보다 작은 다수개의 단위화소들이 형성되어 있어 한 두개의 단위화소에 불량이 발생하여도 화소 그룹의 동작에는 이상이 없어 제품 전체의 수율이 향상된다.That is, in case of LCD, even if one unit pixel is defective, the whole product is treated badly. However, FED has a smaller number of unit pixels in one pixel group, so even if one or two unit pixels are defective, There is no problem in operation, and the yield of the whole product is improved.
또한 FED는 LCD에 비해 구조가 간단하고, 소비전력이 작아 단가가 낮고, 휴대형 표시장치에 적합한 등의 이점이 있다.In addition, FED has advantages such as simple structure, low power consumption, low unit cost, and suitable for portable display device.
초기의 FED는 공동에 의해 외부로 노출되어 있으며, 날카로운 부분을 갖는 원뿔형 캐소드와, 상기 캐소드의 양측에 정렬되어 있는 게이트와 상기 게이트와 일정간격 이격되어 있는 애노드로 구성되어 각각이 CRT의 캐소드, 게이트 및 애노드와 대응된다.Initially, the FED is exposed to the outside by a cavity, and is composed of a conical cathode having a sharp portion, a gate aligned on both sides of the cathode, and an anode spaced apart from the gate, each of which is a cathode and a gate of the CRT. And an anode.
상기의 FED는 애노드에 전압, 예를들어 500∼10㎸ 정도의 전압이 인가되어 캐소드의 꼭지부에 집중된 전계에 의해 전자가 방출되며, 상기 방출된 전자는 양의 전압이 인가된 애노드에 의해 인도되어 애노드에 도포되어있는 형광물질을 발광시키고, 상기 게이트는 전자의 방향 및 양을 조절한다.In the FED, a voltage is applied to the anode, for example, a voltage of about 500 to 10 mA, and electrons are emitted by an electric field concentrated at the top of the cathode, and the emitted electrons are guided by an anode to which a positive voltage is applied. To emit the fluorescent material applied to the anode, and the gate controls the direction and amount of electrons.
도시되진않았으나, 종래기술에 따른 전계방출소자의 게이트홀 형성방법을 설명하면 다음과 같다.Although not shown, the gate hole forming method of the field emission device according to the prior art will be described.
먼저, 기판(도시안됨) 상부에 캐소드 금속, 절연막 및 게이트 금속을 순차적으로 형성한다. 이때, 상기 절연막은 실리콘산화막으로 형성한다.First, a cathode metal, an insulating film, and a gate metal are sequentially formed on a substrate (not shown). In this case, the insulating film is formed of a silicon oxide film.
그리고, 상기 게이트 금속 상부에 감광막패턴을 형성한다. 이때, 상기 감광막패턴은 게이트홀을 형성하기 위한 것이다.A photoresist pattern is formed on the gate metal. In this case, the photoresist pattern is for forming a gate hole.
상기 감광막패턴을 마스크로하여 상기 게이트금속을 식각하고 상기 절연막을 습식식각하거나 건식식각하여 게이트홀을 형성한 다음, 상기 감광막패턴을 제거한다.The gate metal is etched using the photoresist pattern as a mask, and the gate metal is formed by wet etching or dry etching the insulating layer, and then the photoresist pattern is removed.
그리고, 후속공정으로 상기 게이트홀에 내부의 캐소드 금속 상부에 팁을 형성한다.Subsequently, a tip is formed on the cathode metal inside the gate hole.
최근에는, 상기 절연막을 식각선택비가 다른 적층구조의 절연막을 형성하고 식각선택비 차이를 이용한 식각공정으로 캐소드 금속과 게이트금속 간의 거리를 증가시켜 사용하기도 하였다.Recently, the insulating film has been used to form an insulating film having a laminated structure having a different etching selectivity and to increase the distance between the cathode metal and the gate metal in an etching process using the etching selectivity difference.
그러나, 상기 절연막과 게이트 금속 사이에 특성이 다른 별도의 박막을 추가로 증착하여야 하여 그에 따른 공정 추가와 박막 간의 계면 특성이 악화될 수 있는 문제점이 있다.However, there is a problem in that a separate thin film having different properties between the insulating film and the gate metal is additionally deposited, thereby degrading the interface property between the additional process and the thin film.
참고로, 일반적으로 누설전류는 절연체를 직접 투과하여 발생하기 보다는 절연체의 표면으로 전하의 흐름이 발생하여 나타나게 된다. 이러한 전하의 흐름은 게이트 전압증가에 따라 증가하며, 이런 누설전류는 소자의 전자방출 특성을 저하시키고 소비전력이 증가되며 심한 경우 화소구동이 불가능하게 된다.For reference, in general, the leakage current is caused by the flow of electric charges on the surface of the insulator rather than directly through the insulator. This flow of charge increases as the gate voltage increases, and this leakage current degrades the electron emission characteristics of the device, increases power consumption, and, in severe cases, pixel driving becomes impossible.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 별도의 증착공정없이 캐소드 금속과 게이트 금속 사이에 형성되는 절연막의 표면적을 증가시켜 누설전류가 캐소드 금속과 게이트 금속 간을 연결시켜 절연특성이 파괴되는 현상을 방지함으로써 FED 소자의 특성 및 신뢰성을 향상시킬 수 있는 FED 의 게이트홀 형성방법을 제공함에 그 목적이 있다.Accordingly, the present invention is to solve the above problems, the surface area of the insulating film formed between the cathode metal and the gate metal is increased without a separate deposition process, the leakage current is connected between the cathode metal and the gate metal to improve the insulating properties It is an object of the present invention to provide a method for forming a gate hole of the FED, which can improve the characteristics and reliability of the FED device by preventing the breakage phenomenon.
도 1a 및 도 1b 는 본 발명의 제1실시예에 따른 FED 소자의 게이트홀 형성방법을 도시한 단면도.1A and 1B are cross-sectional views illustrating a gate hole forming method of an FED device according to a first embodiment of the present invention.
도 2a 내지 도 2c 는 본 발명의 제2실시에에 따른 FED 소자의 게이트홀 형성방법을 도시한 단면도.2A to 2C are cross-sectional views illustrating a gate hole forming method of an FED device according to a second embodiment of the present invention.
〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
11,21 : 캐소드 금속 13,23 : 절연막11,21 cathode metal 13,23 insulating film
15,25 : 게이트금속 17,29 : 게이트홀15,25: Gate metal 17,29: Gate hole
27 : 언더컷 ( under cut )27: under cut
상기와 같은 목적을 달성하기 위한 본발명에 따른 전계방출소자의 게이트홀 형성방법의 특징은,Features of the gate hole forming method of the field emission device according to the present invention for achieving the above object,
누설전류 특성이 향상된 전계방출소자의 게이트홀 형성방법에 있어서,In the gate hole forming method of the field emission device with improved leakage current characteristics,
캐소드 금속이 형성된 기판 상부에 절연막, 게이트금속을 적층하는 공정과,Stacking an insulating film and a gate metal on the substrate on which the cathode metal is formed;
게이트홀을 형성하는 마스크를 이용하여 상기 게이트금속과 절연막을 건식식각하는 공정과,Dry etching the gate metal and the insulating layer using a mask for forming a gate hole;
상기 절연막을 일정두께 측면식각하여 표면적이 증가된 게이트홀을 형성하는 공정을 포함하는 것을 제1특징으로한다.A first feature is to form a gate hole having an increased surface area by etching the insulating film by a predetermined thickness.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 전계방출소자의 게이트홀 형성방법은,In addition, the gate hole forming method of the field emission device according to the present invention to achieve the above object,
누설전류 특성이 향상된 전계방출소자의 게이트홀 형성방법에 있어서,In the gate hole forming method of the field emission device with improved leakage current characteristics,
캐소드 금속이 형성된 기판 상부에 절연막, 게이트금속을 적층하는 공정과,Stacking an insulating film and a gate metal on the substrate on which the cathode metal is formed;
게이트홀을 형성하는 마스크를 이용하여 상기 게이트금속과 일정두께의 절연막을 습식식각함으로써 상기 식각된 게이트금속의 하부로 언더컷이 형성되고,An undercut is formed under the etched gate metal by wet etching the gate metal and an insulating layer having a predetermined thickness using a mask for forming a gate hole,
상기 캐소드금속이 노출될때까지 상기 절연막을 건식식각하여 게이트홀을 형성하고,Dry etching the insulating layer until the cathode metal is exposed to form a gate hole,
상기 절연막을 측면식각하여 게이트금속과 캐소드금속 간의 표면적을 증가시키는 공정을 포함하는 것을 제2특징으로한다.A second feature is to include a step of side etching the insulating film to increase the surface area between the gate metal and the cathode metal.
이하, 첨부 도면을 참조하여 본 발명에 따른 전계방출소자의 게이트홀 형성방법에 대하여 상세히 설명하기로 한다.Hereinafter, a method of forming a gate hole of a field emission device according to the present invention will be described in detail with reference to the accompanying drawings.
도 1a 및 도 1b 는 본 발명의 방법에 따른 전계방출소자의 게이트홀 형성방법을 도시한 단면도이다.1A and 1B are cross-sectional views illustrating a gate hole forming method of a field emission device according to the method of the present invention.
먼저, 유리기판(도시안됨) 상부에 캐소드 금속(11)을 형성한다. 그리고, 상기 캐소드 금속(11) 상부에 절연막(13) 및 게이트금속(15)을 증착한다.First, the cathode metal 11 is formed on the glass substrate (not shown). In addition, an insulating layer 13 and a gate metal 15 are deposited on the cathode metal 11.
그리고, 상기 게이트금속(15)을 패터닝한다. 이때, 상기 게이트금속(15)패턴은 상기 게이트금속(15) 상부에 감광막을 도포하고 게이트홀을 형성할 수 있는 마스크를 이용하여 노광 및 현상하여 형성한 감광막패턴을 마스크로 한 식각공정으로 형성한다.Then, the gate metal 15 is patterned. In this case, the gate metal 15 pattern is formed by an etching process using a photoresist pattern formed by exposing and developing the mask using a mask capable of applying a photoresist film on the gate metal 15 and forming a gate hole. .
그 다음에, 상기 절연막(13)을 건식식각하여 상기 캐소드금속(11)을 노출시키는 게이트홀(17)을 형성한다. (도 1a)Thereafter, the insulating layer 13 is dry etched to form a gate hole 17 exposing the cathode metal 11. (FIG. 1A)
그리고, 상기 감광막패턴을 제거하고, 상기 게이트금속(15)과 캐소드금속(11) 및 절연막(13)의 식각선택비 차이를 이용한 습식식각공정으로 상기 절연막(13)을 측면식각한다.The photoresist layer pattern is removed, and the insulating layer 13 is laterally etched by a wet etching process using a difference in etching selectivity between the gate metal 15, the cathode metal 11, and the insulating layer 13.
이때, 상기 측면식각공정은 상기 절연막(13) 전체 두께의 10 ∼ 30 % 정도가 식각되도록 실시한다. (도 1b)In this case, the side etching process is performed so that about 10 to 30% of the total thickness of the insulating film 13 is etched. (FIG. 1B)
도 2a 내지 도 2c 는 본 발명의 제2실시예에 따른 FED 의 게이트홀 형성방법을 도시한 단면도이다.2A to 2C are cross-sectional views illustrating a gate hole forming method of an FED according to a second embodiment of the present invention.
먼저, 유리기판(도시안됨) 상부에 캐소드 금속(21)을 형성한다. 그리고, 상기 캐소드 금속(21) 상부에 절연막(23) 및 게이트금속(25)을 증착한다.First, a cathode metal 21 is formed on a glass substrate (not shown). In addition, an insulating layer 23 and a gate metal 25 are deposited on the cathode metal 21.
그리고, 상기 게이트금속(25)을 패터닝한다. 이때, 상기 게이트금속(25)패턴은 상기 게이트금속(25) 상부에 감광막을 도포하고 게이트홀을 형성할 수 있는 마스크를 이용하여 노광 및 현상하여 형성한 감광막패턴을 마스크로 한 식각공정으로 형성한다.Then, the gate metal 25 is patterned. In this case, the gate metal 25 pattern is formed by an etching process using a photoresist pattern formed by exposure and development using a mask that can apply a photoresist film on the gate metal 25 and form a gate hole. .
그 다음에, 상기 게이트금속(25)패턴과의 식각선택비 차이를 이용한 습식식각공정으로 상기 절연막(23)을 일정두께 식각하며 상기 게이트금속(25)패턴 하부로 언더컷(27)을 형성한다.Next, the insulating layer 23 is etched to a predetermined thickness by a wet etching process using an etching selectivity difference from the gate metal 25 pattern, and an undercut 27 is formed under the gate metal 25 pattern.
이때, 상기 습식식각공정은 상기 절연막(23) 증착두께의 20 ∼ 50 % 정도를 식각하는 것이다. (도 2a)At this time, the wet etching process is to etch about 20 to 50% of the deposition thickness of the insulating film (23). (FIG. 2A)
그 다음에, 상기 감광막패턴을 마스크로하여 상기 절연막(23)을 건식식각하여 상기 캐소드금속(21)을 노출시키는 게이트홀(29)을 형성한다. (도 2b)Thereafter, the insulating film 23 is dry-etched using the photoresist pattern as a mask to form a gate hole 29 exposing the cathode metal 21. (FIG. 2B)
그리고, 상기 게이트금속(25), 캐소드금속(21) 및 절연막(23)의 식각선택비 차이를 이용하여 상기 절연막(23)을 10 ∼ 30 % 측면식각하여 상기 캐소드금속(21)과 게이트금속(25) 간의 표면 거리를 더욱 증가시킨다. (도 2c)In addition, the insulating layer 23 is etched by 10 to 30% using the difference in the etching selectivity of the gate metal 25, the cathode metal 21, and the insulating film 23, so that the cathode metal 21 and the gate metal ( 25) further increase the surface distance of the liver; (FIG. 2C)
이상에서 설명한 바와 같이, 본 발명에 따른 FED 의 게이트홀 형성방법은, 캐소드 금속과 게이트 금속 간의 거리를 증가시켜 누설전류의 통로를 길게 증가시킴으로써 소자의 절연특성을 향상시킬 수 있고 그에 따른 FED 소자의 특성 및 신뢰성을 향상시킬 수 있는 효과가 있다.As described above, the gate hole forming method of the FED according to the present invention can increase the distance between the cathode metal and the gate metal to increase the passage of the leakage current, thereby improving the insulation characteristics of the device and thereby There is an effect that can improve the characteristics and reliability.
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KR1019980060287A KR20000043854A (en) | 1998-12-29 | 1998-12-29 | Method for forming gate hole of field emission display |
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KR1019980060287A KR20000043854A (en) | 1998-12-29 | 1998-12-29 | Method for forming gate hole of field emission display |
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KR1019980060287A KR20000043854A (en) | 1998-12-29 | 1998-12-29 | Method for forming gate hole of field emission display |
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1998
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