KR20000041579A - Semiconductor memory device having selective bonding option pads - Google Patents
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Abstract
Description
본 발명은 반도체 메모리 장치의 본딩 옵션 패드에 관한 것으로, 특히 다수의 기준전위에 선택적으로 본딩되는 다수의 본딩 옵션 패드를 배치하므로써 디바이스 동작시 노이즈와 무관하게 안정적으로 동작시키기 위한 선택적인 본딩 옵션 패드를 갖는 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bonding option pad of a semiconductor memory device. In particular, by arranging a plurality of bonding option pads that are selectively bonded to a plurality of reference potentials, an optional bonding option pad for stably operating the device regardless of noise may be provided. It relates to a semiconductor memory device having.
종래의 기술은 본딩 옵션 패드 하나를 이용하여 하이 기준전위에 본딩이 가능하도록 배치한 다음, 장치의 목적에 맞게 상기 본딩 옵션 패드를 하이 기준전위로 연결하여 사용하고자 할 때에는 하이 기준전위 즉 Vdd에 본딩을 하거나 로우 기준전위을 이용하고자 할 때에는 본딩 옵션 패드를 플로우팅(Floating)시켜 도 1에 도시한 바와 같이 내부적으로 플로우팅 그라운드 방식(Floating Ground Scheme)의 회로를 사용한다.In the prior art, a bonding option pad is disposed to enable bonding to a high reference potential, and then the bonding option pad is bonded to a high reference potential, that is, Vdd, in order to use the bonding option pad at a high reference potential according to the purpose of the device. In order to use or to use a low reference potential, the bonding option pad is floated and a circuit of a floating ground scheme is used internally as shown in FIG. 1.
종래의 기술은 도 1에 도시된 바와 같이 본딩 옵션 패드를 로우 기준전위로 이용하고자 할 때에 본딩 옵션 패드를 플로우팅 상태로 두어, 파워업시 출력노드(6)가 그라운드로 래치되도록 하는 플로우팅 그라운드 방식을 사용하는데, 플로우팅 그라운드 방식은 Device 동작시 Noise가 내부 그라운드에 영향을 주어 오동작을 일으킬 수 있는 문제점이 있다.In the prior art, as shown in FIG. 1, when the bonding option pad is to be used as the low reference potential, the floating grounding method causes the output node 6 to be latched to the ground when the bonding option pad is in a floating state. In this case, the floating ground method has a problem that noise may affect the internal ground during device operation and cause a malfunction.
본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위해 창안된 것으로, 본딩 옵션 패드를 하이 기준전위 리드 프레임과 로우 기준전위 리드 프레임에 본딩할 수 있게 배치하고 상기 본딩 옵션 패드들을 내부적으로 상호 메탈로 연결하여 하이 기준전위이든 로우 기준전위이든 언제나 어느 하나의 기준전위에 본딩을 할 수 있도록 한 것이다.The present invention was devised to solve the problems of the prior art as described above. In this connection, either high or low reference potential can be bonded to any one reference potential.
도 1은 종래기술에 따른 플로우팅 그라운드 회로도.1 is a floating ground circuit diagram according to the prior art.
도 2는 본 발명의 일실시예 따른 선택적인 본딩 옵션 패드.2 is an optional bonding option pad in accordance with an embodiment of the present invention.
〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
10 : 디바이스 칩 20, 34, 35, 49 : 본딩 선택 패드10: device chip 20, 34, 35, 49: bonding selection pad
100, 112 : 하이 기준전위 리드 프레임100, 112: high reference potential lead frame
113, 125 : 로우 기준전위 리드 프레임113, 125: Low reference potential lead frame
50∼76 : 본딩 와이어 80, 81 : 메탈 레이어50 to 76: bonding wire 80, 81: metal layer
21∼33, 36∼47 : 본딩 패드 101∼111, 114∼124 : 리드 프레임21-33, 36-47: bonding pad 101-111, 114-124: lead frame
상기 목적 달성을 위한 본 발명은 하나 또는 복수의 본딩 옵션 패드를 갖는 반도체 메모리 장치에 있어서,The present invention for achieving the above object is a semiconductor memory device having one or a plurality of bonding option pads,
다수의 기준전위에 선택적으로 본딩되는 본딩 옵션 패드를 각각의 기준전위 리드 프레임에 본딩이 가능하도록 다수의 본딩 옵션 패드를 배치하는 것을 특징으로 한다.A plurality of bonding option pads may be disposed to bond the bonding option pads selectively bonded to the plurality of reference potentials to respective reference potential lead frames.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.
이하, 첨부도면을 참조하여 본 발명의 일실시예를 설명한다.Hereinafter, an embodiment of the present invention will be described with reference to the accompanying drawings.
먼저, 본 발명에 대한 전체적인 구조를 살펴본다.First, look at the overall structure of the present invention.
도 2에 도시되어 있는 바와 같이 디바이스 칩(10), 본딩 패드(21∼33 36∼48), 본딩 옵션 패드(20, 34, 35, 49), 메탈 레이어(80, 81), 본딩 와이어(50∼76), 그리고 리드 프레임(100∼125)으로 구성된다.As shown in FIG. 2, the device chip 10, the bonding pads 21 to 33 36 to 48, the bonding option pads 20, 34, 35, and 49, the metal layers 80 and 81, and the bonding wire 50 76, and lead frames 100-125.
상기의 리드 프레임들중 100, 125, 112, 113은 기준전위 리드 프레임(Reference Potential Lead Frame)으로, 100과 112는 하이 기준전위(Vdd) 리드 프레임, 113과 125는 로우 기준전위(Vss) 리드 프레임이다.Among the lead frames, 100, 125, 112, and 113 are reference potential lead frames, 100 and 112 are high reference potential lead frames, and 113 and 125 are low reference potential leads. Frame.
상기의 본딩 옵션 패드들중 20 과 49 패드(200), 34 와 35 패드(300)는 서로 내부적으로 메탈 레이어(80, 81)로 연결하였고, 각각의 본딩 옵션 패드들은 기준전위 리드 프레임에 본딩이 가능하도록 배치하였다.Among the bonding option pads, the 20 and 49 pads 200 and the 34 and 35 pads 300 are connected to each other internally by metal layers 80 and 81, and each of the bonding option pads is bonded to the reference potential lead frame. Placed as possible.
예를들어, 도 2에 도시된 바와 같이 200번 본딩 옵션 패드를 하이 기준전위에 본딩하고자 할 때에는 50번 본딩 와이어를 사용하여 20번 본딩 옵션 패드를 100번의 하이 기준전위 리드 프레임에 본딩한다.For example, as shown in FIG. 2, when the bonding option pad No. 200 is bonded to the high reference potential, the bonding option pad No. 20 is bonded to the 100 high reference potential lead frames using the bonding wire No. 50.
한편, 200번 본딩옵션 패드를 로우 기준전위에 본딩하고자 할 때에는 49번 본딩 옵션 패드를 125번 로우 기준전위 리드 프레임에 본딩하면 된다.On the other hand, when bonding the No. 200 bonding option pad to the low reference potential, the No. 49 bonding option pad may be bonded to the No. 125 low reference potential lead frame.
이상에서 살펴본 바와 같이, 본 발명의 선택적인 본딩 옵션 패드를 온칩에 이용하면, 기존의 플로우팅 그라운트 스킴에 비해 내부 노이즈에 대한 영향이 없어 디바이스가 안정적으로 동작하며 제품의 신뢰성이 향상되는 효과가 있다.As described above, when the selective bonding option pad of the present invention is used on-chip, the device operates stably and improves the reliability of the product because there is no influence on the internal noise as compared to the existing floating ground scheme. have.
본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 기술적 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.Preferred embodiments of the present invention are for the purpose of illustration and various modifications, changes, substitutions and additions are possible to those skilled in the art through the spirit and scope of the present invention disclosed in the appended claims.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980057509A KR20000041579A (en) | 1998-12-23 | 1998-12-23 | Semiconductor memory device having selective bonding option pads |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980057509A KR20000041579A (en) | 1998-12-23 | 1998-12-23 | Semiconductor memory device having selective bonding option pads |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000041579A true KR20000041579A (en) | 2000-07-15 |
Family
ID=19564821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980057509A KR20000041579A (en) | 1998-12-23 | 1998-12-23 | Semiconductor memory device having selective bonding option pads |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000041579A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100344838B1 (en) * | 2000-07-24 | 2002-07-20 | 주식회사 하이닉스반도체 | bonding option circuit |
| KR100476393B1 (en) * | 2002-06-24 | 2005-03-16 | 주식회사 하이닉스반도체 | Semiconductor memory device for reducing package test time |
-
1998
- 1998-12-23 KR KR1019980057509A patent/KR20000041579A/en not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100344838B1 (en) * | 2000-07-24 | 2002-07-20 | 주식회사 하이닉스반도체 | bonding option circuit |
| KR100476393B1 (en) * | 2002-06-24 | 2005-03-16 | 주식회사 하이닉스반도체 | Semiconductor memory device for reducing package test time |
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