KR20000041451A - Fabrication method of improved image sensor - Google Patents
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Abstract
Description
본 발명은 이미지센서 제조방법에 관한 것으로, 특히 CMOS 제조기술에 의해 핀드 포토다이오드(Pinned Photodiode) CMOS 소자와 함께 집적화한 CMOS 이미지센서 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing an image sensor, and more particularly, to a CMOS image sensor integrated with a pinned photodiode CMOS device by a CMOS manufacturing technology and a method of manufacturing the same.
일반적으로, CMOS 이미지센서라 함은 CMOS 기술을 이용하여 광학적 이미지를 전기적신호로 변환시키는 소자로서, 화소수만큼 MOS트랜지스터를 만들고 이것을 이용하여 차례차례 출력을 검출하는 스위칭 방식을 채용하고 있다. 현재 이미지센서로 널리 사용되고 있는 CCD(Charge Coupled Device) 이미지센서에 비하여 CMOS 이미지센서는, 구동 방식이 간편하고 다양한 스캐닝 방식의 구현이 가능하며, 신호처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능할 뿐만 아니라, 호환성의 CMOS 기술을 사용하므로 제조 단가를 낮출 수 있고, 전력 소모 또한 크게 낮다는 장점을 지니고 있음은 주지의 사실이다.In general, a CMOS image sensor is a device for converting an optical image into an electrical signal using a CMOS technology, and employs a switching method in which MOS transistors are made by the number of pixels and the outputs are sequentially detected using the same. Compared to the CCD (Charge Coupled Device) image sensor, which is widely used as an image sensor, CMOS image sensor has a simple driving method, various scanning methods can be implemented, and a signal processing circuit can be integrated on a single chip, thereby miniaturizing the product. In addition, it is well known that the use of a compatible CMOS technology can reduce manufacturing costs and greatly reduce power consumption.
도1a 내지 도1d는 종래기술에 따른 이미지센서 제조 공정도로서, 이를 통해 광감지소자인 포토다이오드 형성방법을 구체적으로 설명하고자 한다.1A to 1D are process diagrams for manufacturing an image sensor according to the prior art, and a method of forming a photodiode as a photosensitive device will be described in detail.
도1a에는 실리콘 P-에피택셜 기판(1)위에 소자의 전기적 절연을 위한 필드산화막(2)을 형성하고, 게이트산화막(3), 폴리실리콘막(4), 텅스텐실리사이드막(5)을 연속적으로 도포한 후 패터닝하여, 트랜스퍼게이트(Tx) 및 리셋게이트(Rx)의 폴리사이드 게이트전극을 형성한 후의 단면도이다. 통상 CMOS 이미지센서의 단위화소(Unit Pixel)는 1개의 핀드포토다이오드와 4개의 NMOS트랜지스터로 구성되어 있는데, 도면에는 4개의 NMOS트랜지스터중에서 핀드 포토다이오드에서 생성된 광전하를 플로팅센싱노드로 운송하기 위한 트랜스퍼게이트(Tx)와, 다음 신호검출을 위해 상기 플로팅센싱노드에 저장되어 있는 전하를 배출하기 위한 리셋게이트(Rx) 만을 도시하고 있다.In FIG. 1A, a field oxide film 2 is formed on the silicon P-epitaxial substrate 1 to electrically insulate the device, and the gate oxide film 3, the polysilicon film 4, and the tungsten silicide film 5 are successively formed. It is sectional drawing after apply | coating and patterning and forming the polyside gate electrode of the transfer gate Tx and the reset gate Rx. In general, a unit pixel of a CMOS image sensor is composed of one pinned photodiode and four NMOS transistors, and in the drawing, a photocharge generated from a pinned photodiode among four NMOS transistors is used to transport a floating sensing node. Only the transfer gate Tx and the reset gate Rx for discharging the charge stored in the floating sensing node for the next signal detection are shown.
이어서, 도1b를 참조하면, 이온주입마스크패턴(6)을 형성하고 고에너지 및 저농도의 N-이온주입을 실시하여 핀드 포토다이오드의 저농도 N-도핑영역(7)을 형성하는바, 이때 N-이온주입마스크패턴(6)의 평면도가 도2a에 도시되어 있는바, N-이온주입마스크패턴(6)은 그 에지가 핀드포토다이오드가 형성될 활성영역과 필드영역(필드산화막이 형성된 영역)간의 경계면(도면의 점선)에 실질적으로 정렬되되 활성영역의 일부(200)를 덮는 패턴 형상을 갖는다. 즉, 베리드 포토다이오드가 형성될 활성영역의 에지 일부(200)는 N형 불순물이 이온주입되지 않아 N-도핑영역이 형성되지 않는다. 도1b에서의 마스크패턴(6)은 도2a의 A-A'를 따른 단면에서 나타낸 것이다.1B, an ion implantation mask pattern 6 is formed and a high energy and low concentration of N − ion implantation is performed to form a low concentration N − doped region 7 of the pinned photodiode, where N − A plan view of the ion implantation mask pattern 6 is shown in Fig. 2A, where the N - ion implantation mask pattern 6 has an edge between the active region where the pinned photodiode is to be formed and the field region (the region where the field oxide film is formed). It is substantially aligned with the interface (dotted line in the drawing) but has a pattern shape covering a portion 200 of the active region. That is, the portion of the edge 200 of the active region where the buried photodiode is to be formed is not implanted with N-type impurities, so that the N − doped region is not formed. The mask pattern 6 in FIG. 1B is shown in cross section along AA ′ in FIG. 2A.
이어서, 도1c를 참조하면, 상기 마스크패턴(6)을 제거하고 다시 P0이온주입을 위한 마스크패턴(8)을 형성하고 P0이온주입을 실시하여 P0도핑영역(9)을 형성한다. 도2b에 도시된 바와 같이, P0이온주입마스크패턴(8)은 핀드 포토다이오드가 형성될 활성영역을 모두 오픈시키도록 필드영역과 활성영역의 에지에 실질적으로 정렬된다. 결국, P0이온주입마스크패턴(8)은 N-이온주입마스크패턴(6)보다 활성영역을 더 넓게 오픈시킨다. 따라서, 도1c에 도시된 바와 같이, 필드산화막(2)의 에지와 그와 인접한 N-도핑영역(7)의 에지는 서로 확실히 이격되며, 이에 의해 핀드 포토다이오드는 동작시 Po도핑영역(9)과 P-에피택셜 기판(1)이 전기적으로 충분히 연결될 수 있는 통로가 제공됨으로써, N-도핑영역(7)은 저전압에서 완전 공핍이 가능해 진다. 한편, N-이온주입마스크패턴(6)과 P0이온주입마스크패턴(8)은 트랜스퍼게이트(Tx)의 게이트전극 일측 에지가 열리도록 형성되어 N-도핑영역(7)과 Po도핑영역(9)이 각각 트랜스퍼게이트(Tx)의 게이트전극 에지에 정렬되도록 하고 있다.Subsequently, referring to FIG. 1C, the mask pattern 6 is removed, the mask pattern 8 for P 0 ion implantation is formed again, and the P 0 doped region 9 is formed by performing P 0 ion implantation. As shown in Fig. 2B, the P 0 ion implantation mask pattern 8 is substantially aligned with the field region and the edge of the active region so as to open all the active regions in which the pinned photodiode is to be formed. As a result, the P 0 ion implantation mask pattern 8 opens the active region wider than the N − ion implantation mask pattern 6. Thus, a field oxide film (2) edge and the N adjacent to that as shown in Figure 1c - the edge of the doped region 7 is surely separated from each other, whereby the pinned photodiode is in operation P o doped region (9 N - doped region 7 can be fully depleted at low voltage by providing a passage through which the P-epitaxial substrate 1 can be electrically connected sufficiently. On the other hand, the N - ion implantation mask pattern 6 and the P 0 ion implantation mask pattern 8 are formed so that one edge of the gate electrode of the transfer gate Tx is opened so that the N - doped region 7 and the P o doped region ( 9 is aligned to the gate electrode edge of the transfer gate Tx, respectively.
이어서, 도1d를 참조하면, 트랜지스터의 활성영역(10)을 형성하고 게이트전극 측벽에 스페이서절연막(11)을 형성하는 공정을 진행하게 된다.Subsequently, referring to FIG. 1D, a process of forming the active region 10 of the transistor and forming the spacer insulating layer 11 on the sidewall of the gate electrode is performed.
상기한 바와 같이, 기존 이미지센서의 광감지 영역에 적용되는 포토다이오드는 고에너지의 N-타입 이온주입과 저에너지의 P-타입 이온주입을 연속적으로 실시하여 N-도핑영역(7)과 Po도핑영역(9)을 형성하는 것에 의해 제조되는바, N-도핑영역(7)은 광감지영역의 내부에 존재하게 되어 입사하는 광자에 의하여 생성되는 광전하(Photogenerated Charge)를 모으는 공핍층(Depletion region) 형성 역할을 한다. 반면 Po도핑영역(9)은 광감지영역의 실리콘 표면에 존재하여 내부의 N-도핑영역(7)을 완전히 공핍시키는 역할뿐만 아니라 정전용량(Charge Capacity)의 증가를 도모하여 광감지영역에서 모을 수 있는 광전하의 수를 증가시키는 역할을 한다.As described above, the photodiode applied to the light sensing region of the existing image sensor is successively subjected to the high energy N-type ion implantation and the low energy P-type ion implantation to perform N - doping region 7 and P o doping. Depletion region produced by forming a region 9, where the N - doped region 7 resides inside the photosensitive region and collects photogenerated charge generated by incident photons. ) Plays a role in formation. On the other hand, the P o doped region 9 is present on the silicon surface of the photosensitive region, which not only completely depletes the N - doped region 7 therein, but also increases the charge capacity to be collected in the photosensitive region. It serves to increase the number of photocharges that can be made.
그러나 N-도핑영역(7)과 Po도핑영역(9)을 형성하기 위한 각 이온주입이 폴리사이드 게이트전극 형성 이후에 곧바로 진행되기 때문에, 이후의 열공정을 통한 측면 확산에 의하여 Po도핑영역(9)이 트랜스퍼게이트의 채널 부위로 확산 이동된다(도1d 참조). 이와 같이 확산된 Po도핑영역(9)은 트랜스퍼게이트의 채널 부위에 장벽전위(Barrier potential)를 형성하게 된다. 장벽전위는 암신호(Dark signal)의 전달을 억제하는 효과를 갖지만, 트랜스퍼게이트를 통하여 광감지영역에 전달되는 전원전압의 전압강하를 유발하고 광전하의 운송을 방해하여 운송효율(transfer efficiency)을 떨어뜨리는데 영향을 미친다. 이와 같은 장벽전위에 의한 운송 효율의 저하는 이미지센서의 화질을 떨어뜨리는 원인중의 하나이다. 따라서 적절하고도 조절 가능한 장벽전위를 형성할 수 있는 공정 개발의 필요성이 대두된다.However, since each ion implantation for forming the N − doped region 7 and the PO doped region 9 proceeds immediately after the polyside gate electrode is formed, the P o doped region is formed by lateral diffusion through a subsequent thermal process. (9) is diffused to the channel region of the transfergate (see FIG. 1D). The diffused PO doped region 9 forms a barrier potential in the channel region of the transfer gate. Barrier potential has the effect of suppressing the transmission of dark signal, but it causes the voltage drop of the power supply voltage transmitted to the light sensing area through the transfer gate and impedes the transport of photocharges, thereby reducing the transfer efficiency. Affects throwing The decrease in transport efficiency due to such barrier potential is one of the causes of deteriorating the image quality of the image sensor. Thus, there is a need for process development that can form appropriate and controllable barrier potentials.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 핀드포토다이오드의 Po도핑영역을 형성하기 위한 저에너지 P-타입의 이온주입 공정을 트랜지스터의 스페이서 형성 이전과 이후에 각각 실시하는 이중 이온주입 방법을 적용함으로써, Po도핑영역에 의한 N-도핑영역의 완전 공핍 및 정전용량 증가의 효과를 그대로 유지하면서 트랜스퍼게이트의 채널 부위에 형성되는 장벽전위를 낮추어주는 이미지센서 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, a double ion implantation method for performing a low-energy P-type ion implantation process for forming the P o doped region of the pinned photodiode before and after the spacer formation of the transistor, respectively The present invention provides a method of manufacturing an image sensor that lowers the barrier potential formed in the channel region of the transfer gate while maintaining the effect of full depletion and capacitance increase of the N - doped region by the P o doped region. have.
도1a 내지 도1d는 종래기술에 따른 이미지센서 제조 공정도,1a to 1d is an image sensor manufacturing process according to the prior art,
도2a 및 도2b는 핀드 포토다이오드를 형성하기 위한 각 이온주입마스크패턴을 보여주는 평면도,2A and 2B are plan views showing respective ion implantation mask patterns for forming a pinned photodiode;
도3a 내지 도3e는 본 발명의 일실시예에 따른 이미지센서 제조 공정도.3a to 3e is a manufacturing process of the image sensor according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 실리콘 P-에피택셜 기판 2 : 필드산화막1 silicon P-epitaxial substrate 2 field oxide film
3 : 게이트산화막 4 : 폴리실리콘막3: gate oxide film 4: polysilicon film
5 : 텅스텐실리사이드막 6, 8A, 8B : 이온주입마스크패턴5: tungsten silicide film 6, 8A, 8B: ion implantation mask pattern
7 : N-도핑영역 9A, 9B : 제1 및 제2 P타입도핑영역7: N - doped region 9A, 9B: first and second P type doped region
10: 트랜지스터 활성영역 11 : 스페이서절연막10: transistor active region 11: spacer insulating film
상기 목적을 달성하기 위한 본 발명의 이미지센서 제조방법은, 제1도전형의 반도체층 상에 소자분리절연막과 트랜스퍼게이트의 게이트전극을 형성하는 제1단계; 포토다이오드가 형성될 상기 제1도전형의 반도체층 내부에 제2도전형의 제1확산영역을 형성하기 위하여, 상기 게이트전극의 일측벽이 오픈된 제1마스크를 사용하여 이온주입을 실시하는 제2단계; 상기 제1확산영역의 상부와 상기 반도체층 표면 하부에 제1도전형의 제2확산영역을 형성하기 위하여, 상기 게이트전극의 일측벽이 오픈된 제2마스크를 사용한 1차 이온주입을 실시하는 제3단계; 상기 게이트전극의 일측벽에 스페이서절연막을 형성하는 제4단계; 및 상기 제2마스크와 상기 스페이서절연막을 마스크로하여 상기 제2확산영역을 형성하기 위한 2차 이온주입을 실시하는 제5단계를 포함하여 이루어진다.According to an aspect of the present invention, there is provided a method of fabricating an image sensor, the method including: forming a device isolation insulating film and a gate electrode of a transfer gate on a first conductive semiconductor layer; In order to form the first diffusion region of the second conductive type in the semiconductor layer of the first conductive type to be formed a photodiode, the ion implantation using a first mask with one side wall of the gate electrode is opened Step 2; In order to form a second diffusion region of the first conductivity type on the upper portion of the first diffusion region and the lower surface of the semiconductor layer, a first ion implantation using a second mask with an open side wall of the gate electrode Step 3; Forming a spacer insulating film on one side wall of the gate electrode; And a fifth step of performing secondary ion implantation to form the second diffusion region using the second mask and the spacer insulating layer as a mask.
또한 본 발명은, 상기 1차 이온주입은 장벽전위를 고려하여 설정된 도즈로 실시하고, 상기 2차 이온주입은 최종적인 제2확산영역의 도펀트 농도를 고려하여 실시함을 특징으로 하고, 상기 제3마스크는 상기 제2마스크와 실질적으로 동일한 마스크임을 특징으로 하며, 후속 열공정에서 상기 2차 이온주입된 불순물이 상기 트랜스퍼게이트의 채널까지 확산되지 않도록 상기 스페이서절연막의 폭을 설정하여 형성함을 특징으로 한다.The present invention is characterized in that the primary ion implantation is carried out at a dose set in consideration of the barrier potential, and the secondary ion implantation is performed in consideration of the dopant concentration of the final second diffusion region. The mask is characterized in that the mask is substantially the same as the second mask, in the subsequent thermal process is formed by setting the width of the spacer insulating film so that the secondary ion implanted impurities do not diffuse to the channel of the transfer gate do.
상술한 바와 같은 구성을 갖는 본 발명은, 스페이서절연막 형성 전후로 제2확산영역 형성을 위한 이온주입을 실시하는데 그 특징이 있는 것으로, 스페이서절연막이 없는 상태에서의 1차 이온주입을 실시할 때 그 이온주입 도즈를 적절히 낮추면 트랜스퍼게이트의 채널로 확산되어 형성되는 장벽전위를 낮출 수 있고, 또한 스페이서절연막 형성 이후에 실시되는 2차 이온주입에 의해 제1확산영역을 완전히 공핍시킬 수 있을 정도로 제2확산영역의 도핑 농도를 조절할 수 있다.The present invention having the above-described configuration is characterized in that the ion implantation for forming the second diffusion region is carried out before and after the spacer insulation film is formed, and the ion is carried out when the primary ion implantation is performed without the spacer insulation film. By properly lowering the implantation dose, the barrier potential formed by diffusion into the channel of the transfer gate can be lowered and the second diffusion region can be completely depleted by the secondary ion implantation performed after the spacer insulation film is formed. The doping concentration of can be adjusted.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 도면에서 종래기술과 동일한 구성요소에 대하여는 동일한 도면 부호를 인용하였다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do. In the drawings, the same reference numerals are used for the same components as in the prior art.
도3a 내지 도3e는 본 발명의 일실시예에 따른 이미지센서 제조 공정도이다.3A to 3E are flowcharts illustrating an image sensor manufacturing process according to an embodiment of the present invention.
먼저, 도3a를 참조하면, 통상의 방법과 같이, 실리콘 P-에피택셜 기판(1)위에 소자의 전기적 절연을 위한 필드산화막(2)을 형성하고, 게이트산화막(3), 폴리실리콘막(4), 텅스텐실리사이드막(5)을 연속적으로 도포한 후 패터닝하여, 트랜스퍼게이트(Tx) 및 리셋게이트(Rx)의 폴리사이드 게이트전극을 형성한다. 통상 CMOS 이미지센서의 단위화소(Unit Pixel)는 1개의 핀드포토다이오드와 4개의 NMOS트랜지스터로 구성되어 있는데, 도면에는 4개의 NMOS트랜지스터중에서 핀드 포토다이오드에서 생성된 광전하를 플로팅센싱노드로 운송하기 위한 트랜스퍼게이트(Tx)와, 다음 신호검출을 위해 상기 플로팅센싱노드에 저장되어 있는 전하를 배출하기 위한 리셋게이트(Rx) 만을 도시하고 있다.First, referring to FIG. 3A, a field oxide film 2 is formed on the silicon P-epitaxial substrate 1 to electrically insulate the device on the silicon P-epitaxial substrate 1. ) And the tungsten silicide film 5 is successively coated and then patterned to form polyside gate electrodes of the transfer gate Tx and the reset gate Rx. In general, a unit pixel of a CMOS image sensor is composed of one pinned photodiode and four NMOS transistors, and in the drawing, a photocharge generated from a pinned photodiode among four NMOS transistors is used to transport a floating sensing node. Only the transfer gate Tx and the reset gate Rx for discharging the charge stored in the floating sensing node for the next signal detection are shown.
이어서, 도3b를 참조하면, 통상의 방법과 같이, 이온주입마스크패턴(6)을 형성하고 고에너지 및 저농도의 N-이온주입을 실시하여 핀드 포토다이오드의 저농도 N-도핑영역(7)을 형성한다. 이때 N-이온주입마스크패턴(6)의 평면도가 도2a에 도시되어 있는바, N-이온주입마스크패턴(6)은 그 에지가 핀드포토다이오드가 형성될 활성영역과 필드영역(필드산화막이 형성된 영역)간의 경계면(도면의 점선)에 실질적으로 정렬되되 활성영역의 일부(200)를 덮는 패턴 형상을 갖는다. 즉, 베리드 포토다이오드가 형성될 활성영역의 에지 일부(200)는 N형 불순물이 이온주입되지 않아 N-도핑영역이 형성되지 않는다. 도3b에서의 마스크패턴(6)은 도2a의 A-A'를 따른 단면에서 나타낸 것이다.3B, the ion implantation mask pattern 6 is formed in the same manner as the conventional method, and high energy and low concentration N - ion implantation are performed to form a low concentration N - doped region 7 of the pinned photodiode. do. In this case, a plan view of the N − ion implantation mask pattern 6 is shown in FIG. 2A. The N − ion implantation mask pattern 6 has an active region and a field region (field oxide layer) on which an edge of the pinned photodiode is to be formed. It has a pattern shape that is substantially aligned with the interface between the regions (dotted line in the drawing) and covers a portion 200 of the active region. That is, the portion of the edge 200 of the active region where the buried photodiode is to be formed is not implanted with N-type impurities, so that the N − doped region is not formed. The mask pattern 6 in FIG. 3B is shown in cross section along AA ′ in FIG. 2A.
이어서, 도3c를 참조하면, 상기 마스크패턴(6)을 제거하고, 제1 P-타입 이온주입마스크패턴(8A)을 형성하고, P-타입 불순물을 이온주입하여 제1P타입도핑영역(9A)을 형성한다. 도2b에 도시된 바와 같이, 제1 P-타입 이온주입마스크패턴(8A)은 핀드 포토다이오드가 형성될 활성영역을 모두 오픈시키도록 필드영역과 활성영역의 에지에 실질적으로 정렬된다. 결국, 제1 P-타입 이온주입마스크패턴(8A)은 N-이온주입마스크패턴(6)보다 활성영역을 더 넓게 오픈시킨다.3C, the mask pattern 6 is removed, a first P-type ion implantation mask pattern 8A is formed, and P-type impurities are ion implanted to form the first P-type doped region 9A. To form. As shown in Fig. 2B, the first P-type ion implantation mask pattern 8A is substantially aligned with the field region and the edge of the active region so as to open both active regions where the pinned photodiode is to be formed. As a result, the first P-type ion implantation mask pattern 8A opens the active region more widely than the N - ion implantation mask pattern 6.
한편 이때 트랜스퍼게이트의 한쪽 에지에 정렬되어 이온 주입된 제1P타입도핑영역(9A)은 이후 열공정에 의하여 트랜스퍼게이트의 채널 부위로 확산되게되는 바, 확산된 제1P타입도핑영역(9A)은 앞서 언급한 바와 같이 장벽전위를 형성하게 된다. 따라서 제1P타입도핑영역(9A)은 트랜스퍼게이트의 채널층으로 확산되는 불순물의 양이 적어서 적절한 장벽전위를 가질 수 있도록 하기 위하여 본 발명에서는 제1P타입도핑영역(9A)을 형성하기 위한 이온주입시 이온주입 도즈(dose)를 적게 조절하여 준다.In this case, the first P-type doped region 9A aligned at one edge of the transfer gate and ion-implanted is then diffused into the channel region of the transfer gate by a thermal process. As mentioned, barrier potentials are formed. Therefore, in the present invention, the first P-type doped region 9A has a small amount of impurities diffused into the channel layer of the transfer gate, so that the first P-type doped region 9A can have an appropriate barrier potential. The ion implantation dose is controlled less.
이어서, 도3d에 도시된 바와 같이, 상기 마스크패턴(8A)을 제거하고, 게이트전극 측벽에 스페이서절연막(11)을 형성한 다음, 다시 제1 P-타입 이온주입마스크패턴(8A)과 동일한 위치와 형상을 갖는 제2 P-타입 이온주입마스크패턴(8B)을 형성하고, P-타입 불순물을 이온주입하여 제2P타입도핑영역(9B)을 형성한다. 이때 제2P타입도핑영역(9B)은 스페이서절연막(11)에 의해 트랜스퍼게이트의 게이트전극 에지로부터 스페이서폭만큼 떨어져 형성되게 된다. 따라서, 후속 열공정이 진행되더라도 스페이서폭만큼 마진이 있기 때문에, 트랜스퍼게이트의 채널까지 불순물이 확산되지 않는다. 이에 의해 제2P타입도핑영역(9B)은 N-도핑영역(7)을 완전히 공핍시킬 수 있을 정도로 제1P타입도핑영역(9A) 보다 많은 양의 불순물이 도핑되더라도, 장벽전위의 증대를 방지할 수 있다. 이를 위해서 제2P타입도핑영역(9B)을 형성하기 위한 이온주입시 그 도즈는 제1P타입도핑영역(9A)을 형성하기 위한 이온주입시 보다는 크게 설정되어야 한다.Subsequently, as shown in FIG. 3D, the mask pattern 8A is removed, a spacer insulating film 11 is formed on the sidewall of the gate electrode, and then the same position as that of the first P-type ion implantation mask pattern 8A. A second P-type ion implantation mask pattern 8B having a and shape is formed, and a second P-type doped region 9B is formed by ion implantation of P-type impurities. In this case, the second P-type doped region 9B is formed by the spacer insulating layer 11 away from the gate electrode edge of the transfer gate by the spacer width. Therefore, even if the subsequent thermal process proceeds, since there is a margin equal to the spacer width, impurities do not diffuse to the channel of the transfer gate. As a result, even if the second P-type doped region 9B is doped with a larger amount of impurities than the first P-type doped region 9A such that the N - doped region 7 can be completely depleted, the increase in the barrier potential can be prevented. have. To this end, the dose at the time of ion implantation to form the second P-type doped region 9B should be set larger than at the time of ion implantation to form the 1P type doped region 9A.
이어서, 도3e를 참조하면, 제2 P-타입 이온주입마스크패턴(8B)을 제거하고, 트랜지스터의 활성영역(10)을 형성한다.3E, the second P-type ion implantation mask pattern 8B is removed to form the active region 10 of the transistor.
본 실시예에서 제안된 이중 이온주입 방법에 의한 핀드 포토다이오드의 형성 방법은, 트랜스퍼게이트의 채널 부위로 확산되는 P-타입 불순물의 양을 적게 조절하는 것을 기본 원리로 삼는다. 따라서 본 발명의 주요 실시예에서는 저에너지 P-타입 이온주입을 스페이서 형성 전과 직후에 진행하는 것을 소개하였다. 그러나 스페이서 형성 직후에 진행되는 2차 이온주입에 사용되는 불순물도 후속 열공정을 통하여 어느 정도 확산되는 것을 피할 수는 없다. 따라서 2차 이온주입 공정을 스페이서 형성 직후가 아닌 그 이후의 열공정(예컨대 예비 소스/드레인 산화 공정 또는 소스/드레인 어닐링 공정)을 진행한 다음에 수행하여 열공정의 영향을 줄여서 확산을 더욱 억제하는 방법도 가능하다.The method of forming the pinned photodiode by the dual ion implantation method proposed in this embodiment is based on the principle that the amount of P-type impurities diffused to the channel region of the transfer gate is controlled to be small. Therefore, in the main embodiment of the present invention, the introduction of low-energy P-type ion implantation before and after the formation of the spacer was introduced. However, the impurities used for the secondary ion implantation that proceeds immediately after the formation of the spacer cannot be avoided to some extent through the subsequent thermal process. Therefore, the secondary ion implantation process is performed after the thermal process (for example, preliminary source / drain oxidation process or source / drain annealing process), not immediately after the formation of the spacer, to reduce the influence of the thermal process to further suppress diffusion. It is also possible.
이렇듯, 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.As such, although the technical idea of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
본 발명은 이중 이온주입방법을 통하여 저에너지 P-타입 불순물층을 형성한다. 광감지영역 표면의 저에너지 P-타입 이온주입층은 광전하를 모으는 내부의 고에너지 N-타입 이온주입층을 완전히 공핍시킬 수 있는 농도를 유지한다. 반면 트랜스퍼게이트의 채널 부위로 확산되는 P-타입의 불순물의 양을 조절하여 적절한 장벽전위를 가질 수 있게 한다. 이와 같이 광감지영역에 기존의 포토다이오드 구조를 그대로 유지하면서 적절한 장벽전위를 가질 수 있도록 조절하여 전압 강하는 억제하고 전하 운송 효율을 높여서 이미지센서 소자의 화질을 개선할 수 있다.The present invention forms a low energy P-type impurity layer through a double ion implantation method. The low-energy P-type ion implantation layer on the surface of the photosensitive region maintains a concentration capable of completely depleting the high energy N-type ion implantation layer inside the photocharge charge. On the other hand, by controlling the amount of P-type impurities diffused into the channel region of the transfer gate, it is possible to have an appropriate barrier potential. In this way, by maintaining the existing photodiode structure in the photosensitive region as it is, it can be adjusted to have an appropriate barrier potential, thereby suppressing voltage drop and improving charge transport efficiency, thereby improving image quality of the image sensor device.
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