KR20000041444A - 씨모스 이미지센서 제조 방법 - Google Patents

Abstract

본 발명은 기존 공정의 변화를 최소화하면서 트랜스퍼게이트의 게이트절연막 열화를 방지하기 위하여, 게이트전극 상에 마스크절연막을 적용하여 베리드포토다이오드의 이온주입에 의한 야기되는 게이트전극 및 게이트산화막의 열화를 방지한 CMOS 이미지센서 제조방법에 관한 것이다. 본 발명의 CMOS 이미지센서 제조방법은, 기판상에 형성되는 트랜스퍼게이트와, 자신의 일측에지가 기판 내에서 상기 트랜스퍼게이트의 게이트전극 일측에지에 정렬되어 형성되는 베리드포토다이오드를 갖는 CMOS 이미지센서 제조방법에 있어서, 이온주입을 실시하여 상기 베리드포토다이오드를 형성하되, 상기 트랜스퍼게이트의 게이트전극 상에 마스크절연막을 형성하고 상기 이온주입을 실시하는 것을 특징으로 한다.

Description

씨모스 이미지센서 제조 방법

본 발명은 CMOS(Complementary Metal-Oxide-Silicon) 이미지센서(Image Sensor) 제조방법에 관한 것으로, 특히 트랜지스퍼게이트의 게이트절연막 열화를 방지하기 위한 CMOS 이미지센서 제조방법에 관한 것이다.

통상적으로, CMOS 이미지센서라 함은 CMOS 제조 기술을 이용하여 광학적 이미지를 전기적신호로 변환시키는 소자로서, 화소수만큼 MOS트랜지스터를 만들고 이것을 이용하여 차례차례 출력을 검출하는 스위칭 방식을 채용하고 있다. 현재 이미지센서로 널리 사용되고 있는 CCD(Charge Coupled Device) 이미지센서에 비하여 CMOS 이미지센서는, 구동 방식이 간편하고 다양한 스캐닝 방식의 구현이 가능하며, 신호처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능할 뿐만 아니라, 호환성의 CMOS 기술을 사용하므로 제조 단가를 낮출 수 있고, 전력 소모 또한 크게 낮다는 장점을 지니고 있음은 주지의 사실이다.

도1에는 본 출원인에 의해 1998년 2월 28일자로 출원된(출원번호 : 98-6687) CMOS 이미지센서 단위화소(Unit Pixel)의 회로도가 도시되어 있다. 도1을 참조하면, CMOS 이미지센서의 단위화소(Unit Pixel)는, 1개의 베리드포토다이오드(BPD)와 4개의 NMOS트랜지스터로 구성되어 있다. 4개의 NMOS트랜지스터는 베리드포토다이오드(BPD)에서 생성된 광전하를 플로팅센싱노드로 운송하기 위한 트랜스퍼게이트(Tx)와, 다음 신호검출을 위해 상기 플로팅센싱노드에 저장되어 있는 전하를 배출하기 위한 리셋게이트(Rx)와, 소스 팔로워(Source Follower) 역할을 하는 드라이브 트랜지스터(MD), 및 스위칭(Switching) 역할로 어드레싱(Addressing)을 할 수 있도록 하는 셀렉트 트랜지스터(Sx)로 구성된다. 여기서, 트랜스퍼게이트(Tx)와 리셋게이트(Rx)는 양의 문턱전압(Positive Threshold Voltage)으로 인한 전압 강하로 전하(전자)가 손실되어 전하운송효율이 저하되는 현상을 방지하기 위하여 음의 문턱전압을 갖는 네이티브(Native) NMOS트랜지스터로 형성되어 진다. 이러한 단위화소로부터 데이터를 얻는 방법은, 상호 연관된 더블 샘플링(CDS : Correlated Double Sampling) 방식으로 이루어져, 광전하에 대응하는 전기적신호를 검출하게 된다.

도2는 역시 본 출원인에 의해 출원된바 있는(출원번호 : 98-6687) CMOS 이미지센서 단위화소의 단면도로서, 도면부호 1은 실리콘기판, 2는 P-에피층, 3은 P-웰, 4는 필드산화막, 5는 게이트산화막, 6은 게이트전극, 7은 N^-확산영역, 8은 P⁰확산영역, 9는 N⁺확산영역, 10은 산화막스페이서를 각각 나타낸다. 도2를 참조하면, 베리드포토다이오드(BPD)는 P-에피층(2)과 N^-확산영역(8) 및 P⁰확산영역(7)이 적층된 PNP 접합 구조를 이루고 있다. 그리고, 트랜스퍼게이트(Tx)의 하부에서 채널 역할을 하는 P-에피층(11)에는 트랜지스터의 특성 조절(문턱전압조절 및 펀치쓰루 특성 조절)을 위한 제반 이온주입공정 등이 생략되므로써, 즉 트랜스퍼게이트는 네이티브 트랜지스터로 형성됨으로써 음의 문턱전압을 갖는 NMOS 트랜지스터를 이루어 전하전달효율이 극대화되도록 구성되며, 또한, 트랜스퍼게이트(Tx)와 리셋게이트(Rx) 사이의 P-에피층(2) 표면에 형성된 N⁺확산영역은, -이 영역이 플로팅센싱노드를 구성한다- LDD 영역없이 고농도 N⁺영역으로만 이루어져 운송되는 전하량에 따른 플로팅센싱노드의 전위 변화량을 증폭시키도록 구성되어 있다.

한편, 상기 베리드포토다이오드(BPD)의 N^-확산영역(7)과 P⁰확산영역(8)은 트랜스퍼게이트(Tx)의 일측에지에서 자기정렬되어 형성되는바, 도4에는 이러한 베리드포토다이오드(BPD) 형성방법을 보여주고 있다. 구체적으로, 종래에는 트랜스퍼게이트(Tx)의 일측에 근접하여 형성되는 베리드포토다이오드(BPD)의 도핑 프로파일(Doping profile)이 전하운송효율(Charge Transfer Efficience)을 결정하게 되므로, 트랜스퍼게이트(Tx)의 게이트전극 두께를 충분히 두껍게하여 베리드포토다이오드(BPD)의 N^-도핑영역(7)과 P⁰도핑영역(8)을 각각 형성하기 위한 P⁰이온주입과 N^-이온주입을 트랜스퍼트랜지스터(Tx)의 게이트의 일측에지에서 자기정렬(Self Alignment)되도록 한다. 즉, N^-도핑영역(7)과 P⁰도핑영역(8)을 형성하기 위한 각 이온주입시, 베리드포토다이오드(BPD)가 형성될 영역을 오픈시키되 게이트전극(6)의 일측이 충분히 노출되도록 마스크패턴(41)(통상 감광막패턴을 사용함)을 형성하고, 이온주입을 실시한다.

따라서, 베리드포토다이오드를 형성하기 위한 일련의 이온주입공정시, 즉 P⁰이온주입과 N^-이온주입시 노출된 게이트전극의 영역(6a)에는 불순물들이 주입되므로 이 게이트전극(6) 하부의 게이트산화막(5)은 열화될 수밖에 없으며, 이로 인하여 소자 특성에 큰 악영향을 주게 된다. 특히 게이트전극(6)의 최소 크기가 약 0.35㎛ 내외인 경우에는 약 70Å 내외의 두께를 갖는 게이트 산화막(5)을 채용케 됨에 따라 게이트산화막(5)의 열화는 더욱 심화되게 된다.

본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 트랜스퍼게이트의 게이트절연막 열화를 방지하기 위한 CMOS 이미지센서 제조 방법을 제공하는데 그 목적이 있다.

또한, 본 발명의 다른 목적은 기존 공정의 변화를 최소화하면서 트랜스퍼게이트의 게이트절연막 열화를 방지하기 위한 CMOS 이미지센서 제조방법을 제공하는데 있다.

도1은 종래기술에 따른 CMOS 이미지센서의 단위화소 회로도.

도2는 종래기술에 따른 CMOS 이미지센서의 단위화소 구조를 나타내는 단면도.

도3a 내지 도3i는 본 발명의 일실시예에 따른 CMOS 이미지센서 제조공정을 나타내는 단면도.

도4는 종래기술의 문제점을 보여주는 도면.

* 도면의 주요부분에 대한 부호의 설명

14 : 소자분리산화막 15 : 게이트산화막

16 : 도핑된 폴리실리콘막 17 : 절연막

18 : N^-도핑영역 24 : P^o도핑영역

Tx : 트랜스퍼게이트 Rx : 리셋게이트

MD : 드라이버게이트 Sx : 셀렉트게이트

BPD : 베리드 포토다이오드

상기 목적을 달성하기 위한 본 발명의 CMOS 이미지센서 제조방법은, 기판상에 형성되는 트랜스퍼게이트와, 자신의 일측에지가 기판 내에서 상기 트랜스퍼게이트의 게이트전극 일측에지에 정렬되어 형성되는 베리드포토다이오드를 갖는 CMOS 이미지센서 제조방법에 있어서, 이온주입을 실시하여 상기 베리드포토다이오드를 형성하되, 상기 트랜스퍼게이트의 게이트전극 상에 마스크절연막을 형성하고 상기 이온주입을 실시하는 것을 특징으로 한다. 바람직하게, 상기 마스크절연막으로 질화막 또는 질화산화막을 적용한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도3a 내지 도3i는 본 발명의 일실시예에 따른 CMOS 이미지센서 제조공정을 나타내는 단면도로서, 단위화소 부분의 공정 단면도이다. 본 실시예에서는 본 출원인에 의해 기출원된바 있는(출원번호: 98-6687) CMOS 이미지센서 제조방법에서 최소한의 공정변화로 게이트산화막의 열화를 방지하는 동시에 자기정렬된 실리사이드 공정을 적용하였다.

먼저, 도3a에 도시된 바와 같이, 약 15 내지 25 Ω ㎝의 비저항을 갖는 P-에피층(12)을 구비한 실리콘기판(11)상에 약 50 내지 100 KeV 범위의 에너지 및 7E12 내지 9E12 범위의 도즈 조건으로 B(붕소) 원자를 이온 주입하여 P-웰(13)을 형성한 다음, 공지의 방법으로 소자분리산화막(14)을 형성하고, 게이트산화막(15), 도핑된 폴리실리콘막(16), 절연막(17)을 순차적으로 형성한다. 이때, 상기 절연막(17)은 질화막 또는 질화산화막을 사용할 수 있으며, 그 형성 두께는 약 2000 내지 4000Å으로 한다. 또한 본 실시예에서 도핑된 폴리실리콘막(16)을 게이트전극 물질로서 사용하였는데, 이 위에 전이금속실리사이드막을 적용할 수 있다.

그 다음에, 도3b에 도시된 바와 같이, 상기 절연막(17) 상부에 게이트전극 형성용 포토레지스트패턴(18)을 형성한 다음, 비등방성 식각법으로 노출된 절연막(17)을 식각하여 절연막패턴(19)을 형성한다.

그 다음에, 도3c에 도시된 바와 같이, 베리드포토다이오드의 N^-도핑영역을 위하여, 상기 절연막패턴(19)에 자기정렬된 포토레지스트패턴(20)을 형성한 다음, 상기 포토레지스트패턴(18, 20)과 상기 절연막패턴(19)을 이온주입마스크로 사용하여 150 내지 300 KeV 범위의 에너지 및 1E12 내지 3E12 범위의 도즈 조건으로 P(인) 원자를 이온 주입함으로써 N^-도핑영역(18)을 형성한다.

그 다음에, 도3d에 도시된 바와 같이, 포토레지스트패턴(20, 18)을 제거한 다음, 상기 절연막패턴(19)을 식각마스크로 사용하여 상기 폴리실리콘막(16)을 비등방성 식각함으로써, 게이트전극(22)을 형성한다. 이때 상기 게이트전극(22)은 약 1㎛ 이상의 채널 크기를 갖는 트랜스퍼게이트(T_X) 및 리셋게이트(R_X), 약 0.5㎛ 이하의 채널 크기를 갖는 드라이브게이트(MD) 및 선택게이트(S_X)로 이루어진다.

그 다음에, 도3e에 도시된 바와 같이, 다시 포토레지스트패턴(23)을 형성한 다음, 약 20 내지 40 KeV 범위의 에너지 및 1E13 내지 3E13 범위의 도즈 조건으로 BF₂를 이온주입하여 P⁰도핑영역(24)을 형성한다. 이때, 베리드포토다이오드(BPD)는 동작시 P^o도핑영역(24)과 P-에피층(12)이 전기적으로 충분히 연결될 수 있는 통로가 제공되어, 5V 이하의 저전압에서 P^o도핑영역(24)과 P-에피층(12)이 서로 등전위를 갖게되도록 하므로써 N^-도핑영역(21)이 약 1.2V ~ 2.8V에서 완전 공핍이 가능하도록 하여야 하는바, 이는 포토레지스트패턴(20)과 포토레지스트패턴(23)의 오픈 크기를 조절하는 것에 의해 가능하다. 이러한 기술적 내용은 본 출원인에 의해 기출원된바(출원번호: 98-6687) 있으므로, 여기서 구체적인 설명은 생략토록 하겠다.

이어서, 도3f에 도시된 바와 같이, 상기 포토레지스트패턴(23)을 제거한 다음, P-웰(13) 영역이 오픈되는 포토레지스트패턴(25)을 형성하고, 약 20 내지 60 KeV 범위의 에너지 및 1E13 내지 5E13 범위의 도즈 조건으로 P(인) 원자를 이온 주입하여 N^-LDD영역(26)을 형성한다.

그 다음에, 도3g에 도시된 바와 같이, 상기 포토레지스트패턴(25)을 제거한 다음, 전체 구조의 상부에 저압화학기상증착(LPCVD) 방법으로 약 2000 내지 2500Å의 TEOS 산화막(27)을 형성하고, 상기 소자분리산화막(14) 및 포토다이오드 부위(21, 24)를 덮는 포토레지스트패턴(28)을 형성한다. 이때, 포토레지스트패턴(28)이 트랜스퍼게이트(T_X)의 게이트전극(22)의 일측을 포함하도록 정렬시킨다.

그 다음에, 도3h에 도시된 바와 같이, 상기 포토레지스트패턴(28)을 식각마스크로 사용하여 비등방성 플라즈마 식각을 함으로써, 절연막패턴(19)의 측벽에 TEOS 산화막 스페이서(29)를 형성한 다음, 약 60 내지 90 KeV 범위의 에너지 및 1E15 내지 9E15 범위의 도즈 조건으로 As(비소)원자를 이온주입함으로써, 소오스/드레인 전극의 역할을 하는 N⁺영역(30)을 형성한다.

마지막으로, 도3i에 도시된 바와 같이, 포토레지스트패턴(28)을 제거하고 노출된 절연막패턴(19)을 인산 용액을 사용하여 습식 식각법으로 제거한 다음, 노출된 게이트전극(22) 및 N⁺영역(30)에만 TiSi₂(31)를 형성한다. 이때, TiSi₂(31)는 다음과 같은 방법을 사용한다. 즉, 전체 구조의 상부에 약 300 내지 500Å의 Ti막을 증착하고, 약 700 내지 750℃의 1차 급속 열처리를 실시하여 폴리실리콘막으로 구성된 게이트전극(22) 및 에피층으로 구성된 N⁺영역(30)의 실리콘 성분과 Ti가 반응하여 실리사이드가 되도록 하고, 산화막스페이서(29) 및 TEOS산화막(27) 상부의 미반응 Ti막을 NH₄OH가 포함된 화학용액으로 제거하고, 약 820 내지 870℃의 2차 급속 열처리를 실시하여 노출된 게이트전극(22) 및 N⁺영역(30)에만 Ti₂Si(31)를 형성한다.

이상에서 살펴본 바와 같이, 본 실시예에 따른 CMOS 이미지센서 제조방법은, 게이트전극 상에 절연막을 형성하고, 베리드포토다이오드 이온주입을 실시하는 한편, 본 출원인에 의해 출원된바 있는(출원번호: 98-6687) CMOS 이미지센서 제조방법을 최소한으로 변형시켜 이루어지므로, 제안된바 있는 CMOS 이미지센서의 장점을 그대로 가지면서 게이트전극과 게이트산화막의 열화를 방지하는 효과가 있다. 또한, 베리드 포토다이오드를 제외한 모든 확산영역에 자기정렬방식으로 실리사이드막을 형성하여, 상호 연관된 더블 샘플링(CDS : Correlated Double Sampling)) 방식으로 광전하에 대응하는 전기적신호를 검출하는 방식을 채택하고 있는 CMOS 이미지센서의 동작속도를 크게 개선할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명은 베리드 포토다이오드의 광감지 능력을 저하시키지 않으면서 게이트전극과 게이트산화막의 열화를 방지할 수 있다.

Claims (4)

1. 기판상에 형성되는 트랜스퍼게이트와, 자신의 일측에지가 기판 내에서 상기 트랜스퍼게이트의 게이트전극 일측에지에 정렬되어 형성되는 베리드포토다이오드를 갖는 CMOS 이미지센서 제조방법에 있어서,

   이온주입을 실시하여 상기 베리드포토다이오드를 형성하되, 상기 트랜스퍼게이트의 게이트전극 상에 마스크절연막을 형성하고 상기 이온주입을 실시하는 것을 특징으로 하는 CMOS 이미지센서 제조방법.
2. 제1항에 있어서,

   상기 마스크절연막은 질화막 또는 질화산화막임을 특징으로 하는 CMOS 이미지센서 제조방법.
3. CMOS 이미지센서 제조방법에 있어서,

   제1도전형의 반도체층 상에 게이트절연막과 게이트전도층 및 마스크절연막을 차례로 적층하는 단계;

   상기 마스크절연막 상에 게이트전극마스크패턴을 형성하고 상기 마스크절연막을 식각하여 마스크절연막패턴을 형성하는 단계;

   상기 마스크절연막패턴과 상기 게이트전극마스크패턴의 일측에지가 노출되고, 베리드포토다이오드가 형성될 영역의 상부가 오픈되도록 제1이온주입마스크패턴을 형성하는 단계;

   제2도전형불순물을 이온주입하는 단계;

   상기 제1이온주입마스크패턴과 상기 게이트전극마스크패턴을 제거하고 상기 마스크절연막패턴을 식각마스크로 한 식각 공정으로 게이트전도층패턴을 형성하는 단계;

   상기 게이트전도층패턴과 상기 베리드포토다이오드가 형성될 영역의 상부가 오픈되도록 제2이온주입마스크패턴을 형성하는 단계; 및

   제1도전형불순물을 이온주입하는 단계

   를 포함하여 이루어진 CMOS 이미지센서 제조방법.
4. 제3항에 있어서,

   상기 마스크절연막은 질화막 또는 질화산화막임을 특징으로 하는 CMOS 이미지센서 제조방법.