KR20000041411A

KR20000041411A - Reference voltage generator of semiconductor memory device

Info

Publication number: KR20000041411A
Application number: KR1019980057270A
Authority: KR
Inventors: 신광섭
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1998-12-22
Filing date: 1998-12-22
Publication date: 2000-07-15
Also published as: KR100502658B1

Abstract

PURPOSE: A reference voltage generator of a semiconductor memory device is provided to be capable of mitigating an unnecessary static current flowing after an actual operation cycle time. CONSTITUTION: A reference voltage generator of a semiconductor memory device comprises a chip enable transient detecting part(23) which detects a transition of a chip enable signal to generate a pulse signal(cseq). An address transient detecting part(24) detects a transition of an address signal to generate a pulse signal(addeq). An equalization signal generating part(25) receives the pulse signals(cseq,addeq) to generate a signal(adcseq). The signal(adcseq) is equalized with a corresponding signal when a chip is enabled, a new address is inputted or an activation of the chip and the new address are simultaneously induced. An input pulse generating part(26) receives the signal(adcseq) from the equalization signal generating part(25) to generate a control signal(ctvr) having the same pulse width as the signal(adcseq) or a longer pulse width than that of the signal(adcseq). A reference voltage generating part consists of a PMOS transistor(MP1) whose gate is connected to receive the control signal(ctvr).

Description

Voltage generator of semiconductor memory device

본 발명은 반도체 기술에 관한 것으로, 특히 반도체 메모리 소자의 기준전압 발생기(reference voltage generator)에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor technology, and more particularly, to a reference voltage generator of a semiconductor memory device.

기준전압 발생기는 SRAM(static random access memory) 등 모스 트랜지스터(MOS transistor)를 이용한 반도체 메모리 소자의 저전력 정전압 발생원으로 사용된다.The reference voltage generator is used as a low power constant voltage generator of a semiconductor memory device using a MOS transistor such as static random access memory (SRAM).

첨부된 도면 도 1은 종래의 일반적인 기준전압 발생기의 회로도로서, P 모스 트랜지스터 MP1, MP2 및 저항 R1이 공급전원 Vcc와 접지전원 Vss 사이에 직렬로 연결되며, P 모스 트랜지스터 MP2와 저항 R1 사이의 출력단 노드 vr1에 다수의 인버터가 접속되어 최종적인 기준전압 VO를 출력한다. P 모스 트랜지스터 MP1은 칩 선택(chip select, /CS)의 출력 신호 중의 하나이며 칩이 인에이블(enable)될 때 논리 레벨 '로우(low)'인 csb 신호를 게이트 입력으로 하는데, 이 csb 신호가 도시된 기준전압 발생기의 입력 신호가 된다. 그리고, P 모스 트랜지스터 MP2는 그 소오스가 기판에 접속되며, 그 드레인이 그 게이트에 다이오드 접속되어 있다.1 is a circuit diagram of a conventional general reference voltage generator, in which a P MOS transistor MP1, MP2 and a resistor R1 are connected in series between a supply power supply Vcc and a ground power supply Vss, and an output terminal between the P MOS transistor MP2 and a resistor R1. A plurality of inverters are connected to the node vr1 to output the final reference voltage VO. The P MOS transistor MP1 is one of the chip select (/ CS) output signals, and when the chip is enabled, the gate input is a csb signal having a logic level 'low' as the gate input. It becomes the input signal of the illustrated reference voltage generator. The source of the P MOS transistor MP2 is connected to the substrate, and the drain thereof is diode-connected to the gate thereof.

Icc 스태틱(static) 상태에서 /CS가 로우 레벨이 되어 칩이 동작하고, 이때 csb 신호가 로우 레벨이 되어 P 모스 트랜지스터 MP1이 턴-온(turn-on)되고, 이에 따라 노드 AA는 충전되어 논리 레벨 '하이(high)'가 된다.In Icc static, / CS goes low and the chip operates. At this time, the csb signal goes low and P-MOS transistor MP1 is turned on, so node AA is charged and logic The level becomes 'high'.

출력단 노드 vr1은 AA 노드에서 MP2의 Vt(threshold voltage) 만큼의 전압 강하가 이루어진 다음, 저항 R1의 용량과의 비교에 의해서 전압 레벨이 결정된다. 이때, 결정된 vr1 노드의 전압 레벨이 인버터 INV1의 논리 문턱 전압이 되어 인버터 INV1을 구동하게 되는데, 인버터 INV1을 이루는 풀-업(pull-up) N 모스 트랜지스터(도시되지 않음)가 턴-온되면 Vr2는 로우 레벨이 되어 vr2 노드는 로우가 되어 결국 최종 출력 VO는 로우 레벨이 되고, 인버터 INV1을 이루는 풀-다운(pull-down) P 모스 트랜지스터가 턴-온 되면 vr 노드는 하이 레벨이 되어 최종 출력 VO는 하이 레벨이 되어, 이때의 VO 출력 레벨을 다른 회로에 이용하게 된다.The output node vr1 has a voltage drop equal to the threshold voltage (Vt) of MP2 at the AA node, and then the voltage level is determined by comparison with the capacity of the resistor R1. At this time, the voltage level of the determined vr1 node becomes the logical threshold voltage of the inverter INV1 to drive the inverter INV1. When the pull-up N MOS transistor (not shown) forming the inverter INV1 is turned on, Vr2 is turned on. Becomes low level, vr2 node goes low, and finally output VO becomes low level. When pull-down P MOS transistor of inverter INV1 is turned on, vr node goes high level and finally output. VO goes high and the VO output level is then used for other circuits.

그러나, 상기와 같이 구성되어 동작하는 종래의 기준전압 발생기는 칩이 인에이블 되기만 하면 전류 경로가 항상 존재하게 되어 칩이 동작하는 사이클 타임(cycle time) 이후에도 불필요한 Icc 스태틱 전류(Icc static current)가 존재하는 문제점이 있었다.However, in the conventional reference voltage generator configured and operated as described above, the current path always exists when the chip is enabled, and thus there is an unnecessary Icc static current even after the cycle time in which the chip operates. There was a problem.

본 발명은 칩이 인에이블된 상태에서 칩이 실질적으로 동작하는 사이클 타임 이후에도 계속하여 흐르게 되는 불필요한 Icc 스태틱 전류를 저감시킬 수 있는 기준전압 발생기를 구비한 반도체 메모리 소자를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor memory device having a reference voltage generator capable of reducing unnecessary Icc static current that continues to flow even after a cycle time in which the chip is substantially operated while the chip is enabled.

도 1은 종래의 일반적인 기준전압 발생기의 회로도.1 is a circuit diagram of a conventional general reference voltage generator.

도 2는 본 발명의 일 실시예에 따른 기준전압 발생기의 회로도.2 is a circuit diagram of a reference voltage generator according to an embodiment of the present invention.

도 3은 도 2의 기준전압 발생기의 타이밍(timing)도.3 is a timing diagram of the reference voltage generator of FIG.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 칩 인에이블 버퍼(chip enable buffer)21: chip enable buffer

22 : 어드레스 입력 버퍼(address input buffer)22: address input buffer

23 : CTD(chip enable transition detector)23: chip enable transition detector

24 : ATD(address transition detector)24: address transition detector (ATD)

25 : 등화 신호 발생기25: Equalization Signal Generator

26 : 입력 펄스 발생기26: input pulse generator

Icc 스태틱 전류는 보통 칩이 동작하는 1μsec 동안의 평균 전류(average current)를 측정하게 되는데, 종래기술에서는 칩이 인에이블되어 있는 동안에는 항상 전류 경로가 존재하여 Icc 스태틱 전류에 의한 전류 소모가 많았던 것이다. 본 발명에서는 펄스(pulse) 폭을 이용하여 칩이 실질적으로 동작하는 사이클 타임에 한해서 기준전압 발생기의 동작이 이루어지도록 하였다.The Icc static current usually measures the average current during 1 μsec of the chip operation. In the prior art, there was always a current path while the chip was enabled, so the current consumption by the Icc static current was high. In the present invention, the pulse width is used to operate the reference voltage generator only for the cycle time during which the chip is actually operated.

상기 기술적 과제를 달성하기 위한 본 발명은 반도체 메모리 소자에 있어서, 어드레스 신호와 칩 인에이블 신호에 응답하여 실질적인 칩의 동작구간에 대응하는 펄스 폭을 가진 제어 신호를 발생시키기 위한 제어부와, 상기 제어 신호를 입력으로 하는 바이어스 트랜지스터를 포함하는 기준전압 발생부를 구비한다.According to an aspect of the present invention, a control unit for generating a control signal having a pulse width corresponding to an actual operation period of a chip in response to an address signal and a chip enable signal is provided. A reference voltage generator including a bias transistor as an input is provided.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.

첨부된 도면 도 2는 본 발명의 일 실시예에 따른 기준전압 발생기의 회로도이며, 도 3은 그 타이밍(timing)도로서, 이하 이를 참조하여 설명한다.2 is a circuit diagram of a reference voltage generator according to an embodiment of the present invention, and FIG. 3 is a timing diagram thereof.

일반적인 반도체 메모리 소자 동작에서는 칩이 인에이블되고, 칩 선택 신호를 버퍼링하는 칩 인에이블 버퍼(21)의 출력 신호 cti가 칩이 인에이블 될 때 짧은 폭의 펄스를 발생시키는 CTD(chip enable transition detector)(23)로 인가되어 짧은 펄스 폭을 구현하거나, 칩 선택 패드에 인가되는 cspad 신호가 로우 레벨로 계속해서 인가되는 상태에서 어드레스 패드에 인가되는 addpad 신호의 위상이 변화되어 즉, 천이되어 메모리 셀의 위치만 바꾸어 지정하게 될 때, 어드레스 입력 버퍼(22)의 출력 신호 ati가 어드레스가 천이될 때 짧은 펄스를 발생시키는 ATD(address transition detector)(24)를 거처 짧은 폭의 펄스를 구현하게 된다. 실제로 도면 상에서는 어드레스 입력 버퍼(22) 및 ATD(24)를 1 비트(bit)의 입력에 대해서만 도시하였으나, 실제로는 어드레스 핀의 수만큼의 어드레스 입력 버퍼(22) 및 ATD(24)가 필요하다.In a typical semiconductor memory device operation, a chip is enabled, and a chip enable transition detector (CTD) for generating a short pulse when the chip is enabled when the output signal cti of the chip enable buffer 21 buffering the chip select signal is enabled. The phase of the addpad signal applied to the address pad is shifted, i.e., the short pulse width is applied to (23) or the cspad signal applied to the chip select pad is continuously applied to the low level. When only the positions are changed, the output signal ati of the address input buffer 22 implements a short width pulse through an address transition detector (ATD) 24 which generates a short pulse when an address transitions. In the figure, the address input buffer 22 and ATD 24 are shown for only one bit of input, but in practice, as many address input buffers 22 and ATD 24 as the number of address pins are required.

CTD(23) 및 ATD(24)로부터 출력된 펄스(cseq, addeq) 신호들은 등화(equalized) 신호 발생기(25)로 전달되고 조합된다. 이때, 등화 신호 발생기(25)의 출력 신호 adcseq는 칩이 인에이블 될 때나 새로운 어드레스가 입력될 때 또는 이들이 같이 유발될 경우에 해당 신호의 천이에 등화된 신호이며, 입력 펄스 발생기(26)에 전달되어 사이클 타임보다 약간 길거나 같은 폭의 펄스 ctvr를 발생하여 이를 입력으로 하는 P 모스 트랜지스터 NMP1이 동작하여 출력단 nvr1의 전압 레벨에 의해서 최종 출력 NVO의 출력 레벨이 결정되고, 사이클 타임 외에서의 P 모스 트랜지스터 NMP1이 턴-오프 되도록 하여 전원전압 Vcc에서 접지전압 Vss로의 전류 경로를 차단하고 출력단 nvr1이 확실한 로우 레벨이 되도록 하여 인버터 NINV1의 풀-업 N 모스 트랜지스터(도시되지 않음)를 턴-오프 시켜 인버터 NINV1의 스태틱 전류 또한 제한하게 된다.The pulse (cseq, addeq) signals output from the CTD 23 and the ATD 24 are passed to the equalized signal generator 25 and combined. At this time, the output signal adcseq of the equalization signal generator 25 is the signal equalized to the transition of the signal when the chip is enabled, a new address is input or when they are triggered together, and is transmitted to the input pulse generator 26. PMOS transistor NMP1 which generates pulse ctvr with a width slightly longer than or equal to the cycle time and becomes the input is operated, and the output level of the final output NVO is determined by the voltage level of the output terminal nvr1, and the P MOS transistor NMP1 outside the cycle time. To turn off the current path from the power supply voltage Vcc to the ground voltage Vss, and to ensure that the output terminal nvr1 is at a low level, turn off the pull-up N MOS transistor (not shown) of the inverter NINV1 to turn off the inverter NINV1. Static current will also be limited.

이후 다음 사이클에서 addpad 신호가 변하여 칩이 정상적인 동작을 수행할 경우에는 위의 동작을 반복하여 기준전압 발생기는 그 출력으로 다른 블록을 구동하지만, Icc 스태틱 상태에서는 칩 선택 패드나 어드레스 패드에 인가되는 신호 cspad, addpad에 위상 변화가 없기 때문에 CTD(23)나 ATD(24)에서는 펄스가 발생하지 않고, 따라서, 등화 신호 발생기(25)에서도 펄스가 발생하지 않아 입력 펄스 발생기(26)는 펄스가 발생하지 않고 cvtr 신호는 논리 레벨 하이 상태를 유지하게 된다. 그리하여 Icc 스태틱 상태에서는 P 모스 트랜지스터 NMP1의 턴-오프 상태가 유지되어 전류 경로를 차단하게 된다.Then, if the addpad signal changes in the next cycle and the chip performs normal operation, the above operation is repeated and the reference voltage generator drives another block as its output, but in the Icc static state, the signal applied to the chip select pad or address pad Since there is no phase change in cspad and addpad, no pulses are generated in the CTD 23 or the ATD 24. Therefore, no pulses are generated in the equalization signal generator 25, and the input pulse generator 26 does not generate pulses. And the cvtr signal remains logic level high. Thus, in the Icc static state, the P MOS transistor NMP1 is turned off to block the current path.

미설명 도면 부호 nvr2∼nvr5는 출력단 노드를, NR1은 저항을 각각 나타낸 것이다.Reference numerals nvr2 to nvr5 denote output node, and NR1 denotes resistance.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.

전술한 본 발명은 칩이 인에이블 되어 장시간 동안 계속 동작할 때, 기준전압 발생기가 칩이 실질적으로 동작하는 사이클 타임 외에서 계속하여 동작하는 Icc 스태틱과 같은 상황에서 전류 소모를 감소시켜 소비 전력을 줄일 수 있다.The present invention described above can reduce power consumption by reducing current consumption in situations such as Icc static, where the reference voltage generator continues to operate outside the cycle time at which the chip is operating, when the chip is enabled and continues to operate for a long time. have.

Claims

In a semiconductor memory device,

A control unit for generating a control signal having a pulse width corresponding to a substantial operation period of the chip in response to the address signal and the chip enable signal;

A reference voltage generator including a bias transistor for inputting the control signal

A semiconductor memory device having a.

The method of claim 1,

The control unit,

Chip enable signal transition detecting means for sensing a transition of the chip enable signal and generating a first pulse;

Address transition detecting means for detecting a transition of the address signal to generate a second pulse;

Equalization signal generating means for generating a third pulse in which the first and second pulses are combined; And

And pulse width expansion means for extending the width of the third pulse to a width corresponding to an operation period of the substantial chip.

The method according to claim 1 or 2,

The reference voltage generator,

The bias transistor for pulling up an output stage in response to the control signal;

A pull-up transistor configured to pull down the output terminal by dropping the power supply voltage transferred through the bias transistor by a threshold voltage; And

And a plurality of inverters for buffering the power supply voltage transferred to the output terminal to output the final reference voltage.