KR20000041399A - Chemical mechanical polishing method for planarization of semiconductor device - Google Patents

Chemical mechanical polishing method for planarization of semiconductor device Download PDF

Info

Publication number
KR20000041399A
KR20000041399A KR1019980057258A KR19980057258A KR20000041399A KR 20000041399 A KR20000041399 A KR 20000041399A KR 1019980057258 A KR1019980057258 A KR 1019980057258A KR 19980057258 A KR19980057258 A KR 19980057258A KR 20000041399 A KR20000041399 A KR 20000041399A
Authority
KR
South Korea
Prior art keywords
polishing
slurry
chemical mechanical
mechanical polishing
polishing process
Prior art date
Application number
KR1019980057258A
Other languages
Korean (ko)
Inventor
김재홍
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019980057258A priority Critical patent/KR20000041399A/en
Publication of KR20000041399A publication Critical patent/KR20000041399A/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric

Abstract

PURPOSE: A chemical mechanical polishing(CMP) method for planarization of a semiconductor device is provided to improve a polishing property and thereby to obtain an excellent planarization. CONSTITUTION: A chemical mechanical polishing(CMP) process is performed through two steps. When an oxide layer(12) and a sacrificial layer(13) are formed on a metal pattern(11), the overlying layers(12,13) have a rough surface profile following the metal pattern(11). In a first polishing step, deionized water is employed together with a slurry composition. Therefore, a concentration of abrasive particles in the slurry is lowered and a pH of the slurry is reduced, so that a higher surface area is selectively polished to some extent. Thereby, a difference(N) in height between lower and higher surfaces is somewhat reduced. Next, employing only the slurry composition, a second polishing step is carried out until the overlying layers(12,13) are substantially removed up to a target line(B').

Description

반도체소자의 평탄화 공정을 위한 화학적기계적연마 방법Chemical Mechanical Polishing Method for Planarization of Semiconductor Devices

본 발명은 반도체소자(Semiconductor Device)의 평탄화 공정을 위한 화학적 기계적연마(CMP: Chemical Mechanical Polishing) 방법에 관한 것으로, 특히 층간절연막을 2단계로 평탄화시키어 평탄도와 균일도 특성을 향상시킨 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a chemical mechanical polishing (CMP) method for a planarization process of a semiconductor device, and more particularly, to a method of improving flatness and uniformity characteristics by planarizing an interlayer insulating film in two steps.

반도체소자가 다양해지고 집적화됨에 따라 다층 배선이 필수적으로 요구되어, 층간절연막이 배선 사이를 갭-필(gap-fill)하는 문제와 함께 셀영역과 주변회로영역 간의 단차가 심해지는 문제가 발생한다. 그래서 고밀도플라즈마 화학기상증착(HDP CVD, high density plasma CVD)공정에 의한 산화막(이하 'HDP 산화막'이라 칭한다)을 증착하고 CMP로 평탄화(planarization)시켜 단차 문제를 해결하고 있다.As semiconductor devices are diversified and integrated, multilayer wiring is indispensable, resulting in a problem that the interlayer insulating film gap-fills the wiring and the step between the cell region and the peripheral circuit region is increased. Therefore, an oxide film (hereinafter referred to as 'HDP oxide film') by a high density plasma chemical vapor deposition (HDP CVD) process is deposited and planarized with CMP to solve the step problem.

도1은 종래기술에 의한 평탄화 공정을 보여주는 공정 단면도이다. 도1a는 회로가 형성된 기판에 HDP산화막(12)을 층간절연막으로 증착한 단면도이고, 도1b는 기판에 HDP산화막(12)으로 갭-필하고 플라즈마 화학기상증착(PECVD)에 의한 산화막(이하 'PECVD 산화막'이라 칭한다)을 연마희생막으로 증착한 경우의 단면도이며, 도1c는 도1a의 소자를 CMP공정을 통해 연마한 후의 소자 단면도이고, 도1d는 도1b의 소자를 CMP공정을 통해 연마한 후의 소자 단면도이다.1 is a process sectional view showing a planarization process according to the prior art. FIG. 1A is a cross-sectional view in which an HDP oxide film 12 is deposited as an interlayer insulating film on a substrate on which a circuit is formed, and FIG. 1B is an oxide film by plasma chemical vapor deposition (PECVD) and gap-filled with an HDP oxide film 12 on a substrate (hereinafter referred to as 'PECVD'). 1C is a cross-sectional view of the device after polishing the device of FIG. 1A through a CMP process, and FIG. 1D shows a polishing of the device of FIG. 1B through a CMP process. It is a cross-sectional view of an element.

도1a는 단차와 단차비가 큰 금속패턴(11)위에 HDP산화막(12)을 층간절연막으로 증착한 경우로서, 도면부호 "I"는 HDP산화막만 증착한 경우 큰 금속 패턴위에서 나타나는 금속패턴의 초기 단차높이를 나타낸다. 그리고 도1b는 갭-필(gap-fill)막으로 HDP산화막(12)을 사용하면서 연마희생막(13)으로 PECVD 산화막을 증착한 경우로서, 도면부호 "J"는 HDP산화막으로 갭-필하고 연마희생막을 증착한 경우 큰 금속 패턴위에서 나타나는 금속패턴의 초기단차 높이를 각각 나타내고 있다. 도시된 구조에서 나타난 바와 같이, HDP산화막(12)의 증착 특성상 갭-필 능력이 우수하지만 패턴의 크기에 따라 다시 각기 다른 단차를 형성하게 되는데 패턴 크기가 작고 밀도가 높은 곳은 국부적으로 평탄화되고 패턴이 크고 넓은 지역은 초기 금속 단차를 그대로 반영하게 된다.FIG. 1A is a case where an HDP oxide film 12 is deposited as an interlayer insulating film on a metal pattern 11 having a large step and step ratio, and reference numeral “I” denotes an initial step of a metal pattern appearing on a large metal pattern when only an HDP oxide film is deposited. Indicates height. FIG. 1B shows a case where a PECVD oxide film is deposited by the polishing sacrificial film 13 while using the HDP oxide film 12 as a gap-fill film, and the symbol “J” is gap-filled and polished by the HDP oxide film. When the sacrificial layer is deposited, the initial step heights of the metal patterns appearing on the large metal patterns are respectively shown. As shown in the illustrated structure, the HDP oxide film 12 has a good gap-filling ability due to the deposition characteristics, but again forms different steps depending on the size of the pattern. This large, large area reflects the initial metal level.

도1c와 도1d는 도1a와 도1b에서 만든 소자를 단일 슬러리와 단일 조건으로 연마 목표선 A-A'까지 한 번에 연마하는 기존의 방법으로 적용할 때, 연마공정이 수행된 뒤 연마희생막(13)인 PECVD산화막의 표면 형상을 나타낸 도면이다. HDP산화막(12)을 단일층으로 증착한 경우(도1c 참조)와 HDP산화막(12)과 PECVD산화막(연마희생막, 13)을 2중층으로 증착한 경우(도1d 참조) 모두 큰 패턴상에서 위의 단차를 완전히 제거하지 못하여 연마 후에도 잔여 단차가 남아있어 평탄화 효율을 떨어뜨린다. 즉, 도면에서와 같이, 도1a의 소자를 연마한 경우에는 도1c의 "K"와 같이 완전히 제거되지 않고 남아있는 잔여 단차가 발생하게 된다. 그리고 도1b의 소자를 연마한 경우에도 도1d의 "L"과 같이 완전히 제거되지 않고 남아있는 잔여 단차가 발생하게 된다.Figures 1c and 1d are applied when the device made in Figures 1a and 1b is applied by a conventional method of polishing a single slurry to a polishing target line A-A 'at once under a single condition, and then the polishing process is performed. The surface shape of the PECVD oxide film which is the film 13 is shown. In the case where the HDP oxide film 12 is deposited as a single layer (see FIG. 1C) and when the HDP oxide film 12 and the PECVD oxide film (polishing sacrificial film 13) are deposited in two layers (see FIG. It is not possible to remove the step completely, so the remaining step remains after polishing, which reduces the leveling efficiency. That is, as shown in the drawing, when the device of FIG. 1A is polished, a residual step remaining without being completely removed as shown by "K" of FIG. 1C occurs. In addition, even when the device of FIG. 1B is polished, a residual step remaining without being completely removed as shown by "L" of FIG. 1D occurs.

이와 같이 종래의 기술에서는 연마공정시 단일 슬러리(slurry)와 단일 조건으로 연마 목표(target)선까지 한 번에 연마함으로써 슬러리 소모량이 많아 연마비용을 증가시킬 뿐만 아니라, 연마가 완료된 후에도 큰 금속 패턴 위에서 제거되지 않은 잔여 단차가 존재하여 후속공정을 어렵게 하게 되고 이로부터 소자의 수율을 감소시킨다.As described above, in the conventional technology, a single slurry and a single condition are polished to a polishing target line at a time so that the slurry consumption is large and the polishing cost is increased. Residual steps that are not eliminated are present, making subsequent processing difficult and thereby reducing device yield.

따라서 본 발명은 상기 문제점을 해결하기 위해 안출된 것으로서, 슬러리 사용량을 줄이면서 연마비용을 감소시킨 화학적기계적연마 방법을 제공함을 그 목적으로 한다.Accordingly, an object of the present invention is to provide a chemical mechanical polishing method that reduces the cost of polishing while reducing the amount of slurry used.

또한 본 발명의 다른 목적은 우수한 연마특성을 확보하여 후속공정을 용이하게 하며 소자의 수율을 높일 수 있는 화학적기계적연마 방법을 제공함에 있다.In addition, another object of the present invention is to provide a chemical mechanical polishing method to ensure excellent polishing properties to facilitate the subsequent process and increase the yield of the device.

도1a 내지 도1d는 종래기술에 의한 평탄화공정을 보여주는 공정단면도,1a to 1d is a cross-sectional view showing a planarization process according to the prior art,

도2a 내지 도2d는 본 발명에 의한 평탄화공정을 보여주는 공정단면도.Figure 2a to 2d is a cross-sectional view showing a planarization process according to the present invention.

* 도면의 주요 부호에 대한 설명 *Description of the main symbols in the drawings

11 : 금속패턴 12 : HDP산화막11 metal pattern 12 HDP oxide film

13 : 연마희생막13: abrasive sacrificial film

상기 목적을 달성하기 위한 본 발명은, 반도체소자 제조시 층간절연막의 평탄화를 위한 화학적기계적연마 방법에 있어서, 연마희생막의 연마평탄도를 위해 단차를 감소시키는 제1연마공정과, 상기 연마희생막의 연마 불균일도를 위해 균일하게 연마 목표선까지 연마를 수행하는 제2연마공정을 구비함을 특징으로 한다.The present invention for achieving the above object, in the chemical mechanical polishing method for the planarization of the interlayer insulating film in the manufacture of a semiconductor device, a first polishing process for reducing the step for polishing flatness of the polishing sacrificial film, and polishing of the polishing sacrificial film And a second polishing process for uniformly polishing the polishing target line for nonuniformity.

상기 구성에서 제1연마공정은 슬러리와 초순수(DI water)와 함께 공급하여 슬러리를 희석시키면서 상기 연마희생막의 단차만 제거하여 연마 평탄도를 중점적으로 개선시키는 공정임을 특징으로 한다.In the above configuration, the first polishing process is characterized in that the process of improving the polishing flatness by removing only the step of the polishing sacrificial film while diluting the slurry by supplying together with the slurry and ultrapure water (DI water).

상기 구성에서 제2연마공정은 일반적인 슬러리만 공급하면서 상기 연마희생막의 연마 목표선(target)까지 연마해내어 연마불균일도를 향상시키는 공정임을 특징으로 한다.In the above configuration, the second polishing process is characterized in that the polishing slurry to the polishing target line (target) of the polishing sacrificial film to improve the polishing uniformity while supplying only a general slurry.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 도면에서 종래기술과 동일한 구성요소에 대하여는 동일한 도면 부호를 인용하였다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do. In the drawings, the same reference numerals are used for the same components as in the prior art.

도2a 내지 도2d는 본 발명에 의한 연마방법으로 연마희생막의 연마 평탄도와 연마불균일도를 개선하는 방법을 도시하고 있다. 도2a는 도1a의 소자를 초순수(DI water)와 혼합한 슬러리로 1차 연마하거나 연마평탄도가 우수한 연마조건으로 1차 연마한 소자의 구조를 나타낸 단면도이고, 도2b는 도1b의 소자를 초순수와 혼합한 슬러리로 1차 연마하거나 연마 평탄도가 우수한 연마조건으로 1차 연마한 소자의 구조를 나타낸 단면도이고, 도2c는 도2a의 소자를 연마 불균일도가 우수한 연마조건으로 2차 연마한 소자의 구조를 나타낸 단면도이며, 도2d는 도2b의 소자를 연마 불균일도가 우수한 연마 조건으로 2차 연마한 소자의 구조를 나타낸 단면도이다.2A to 2D show a method of improving the polishing flatness and polishing nonuniformity of the polishing sacrificial film by the polishing method according to the present invention. FIG. 2A is a cross-sectional view showing the structure of a device obtained by first polishing the slurry of FIG. 1A with a slurry mixed with ultrapure water or by first polishing the polishing condition with excellent polishing flatness, and FIG. 2B illustrates the device of FIG. Fig. 2C is a cross-sectional view showing the structure of an element obtained by primary polishing with a slurry mixed with ultrapure water or by primary polishing under excellent polishing flatness, and FIG. 2C illustrates secondary polishing of the device of FIG. FIG. 2D is a cross-sectional view showing the structure of the device, and FIG. 2D is a cross-sectional view showing the structure of the device in which the device of FIG.

도2a와 도2b는 도1a와 도1b의 소자를 2단계로 연마하는 과정중 1차 연마공정을 완료한 상태를 나타내고 있다.2A and 2B show a state in which the primary polishing process is completed during the polishing of the elements of FIGS. 1A and 1B in two steps.

1차 연마공정은 2가지 방법으로 진행할 수 있는데, 첫 번째 방법은 연마균일도를 중점적으로 향상시키는 단일 연마조건에서 슬러리와 초순수를 함께 공급하면서 초기 금속 단차를 최소한 2/3 이상 연마하는 방법이다. 여기서 슬러리와 초순수가 혼합되면 슬러리 내에 있는 연마제(abrasive) 농도가 희석되어 연마제의 화학적 활동도(activity)를 둔화시키고, 슬러리의 pH도 감소시켜 산화막에 대한 연마제의 연마 효율이 떨어져 단차가 높은 지역과 단차가 낮은 지역의 연마비(polishing ratio)를 크게 높일 수 있다. 즉, 큰 패턴에서 생긴 단차만 선택적으로 연마시킬 수 있는 효과와 슬러리 사용량을 줄일 수 있는 효과를 기대할 수 있다.The primary polishing process can be carried out in two ways. The first method is to grind at least two-thirds of the initial metal step while supplying slurry and ultrapure water together under a single polishing condition that mainly improves the polishing uniformity. Here, when the slurry and the ultrapure water are mixed, the abrasive concentration in the slurry is diluted to slow down the chemical activity of the abrasive, and the pH of the slurry is also reduced to decrease the polishing efficiency of the abrasive against the oxide film. The polishing ratio in areas with low steps can be greatly increased. In other words, the effect of selectively polishing only the step resulting from the large pattern and the effect of reducing the amount of slurry can be expected.

두 번째 방법은 2단계 연마 과정 중 1차 연마조건을 연마 평탄도를 중점적으로 향상시킬 수 있는 조건을 이용하여 초기 금속 단차를 최소 2/3 이상 연마하는 방법이다. 연마 초기에 연마 평탄도 효율이 우수한 연마조건으로 연마할 경우 단차가 높은 지역을 중점적으로 연마시키기 때문에 큰 패턴위의 단차를 빠른 시간내에 제거하여 단차 기복이 적은 기판으로 변화시킬 수 있기 때문에 적은 양을 증착하고 적은 양을 연마하게 하여 연마 처리량(throughput)을 향상시킨다.The second method is a method of polishing at least 2/3 of the initial metal step by using conditions that can primarily improve the polishing flatness in the primary polishing condition during the two-step polishing process. In the early stages of polishing, when polishing with excellent polishing flatness efficiency, the areas with high step heights are dominantly polished. Therefore, small steps can be changed to substrates with low step ups and downs by removing steps on large patterns quickly. Deposition and polishing a small amount improves the polishing throughput.

한편 도2a 및 도2b에서 연마조건은 초기 금속패턴의 단차를 제거하는 목적을 고려하여 연마압력은 3 - 5 psi에서, 스핀들(spindle)속도는 20 - 70 rpm에서, 연마테이블 속도는 20 - 100 rpm에서 실시한다. 그리고 이때 공급되는 슬러리와 초순수의 공급비는 연마처리량을 고려하여 슬러리:초순수 비율을 1:10-50 비율로 희석하여 사용한다. 아울러서 연마시 공급되는 슬러리의 pH를 7 내지 9로 유지함이 적절하다. 한편 1차 연마시 공급되는 슬러리에 포함된 연마제(abrasive)는 SiO2계, CeO2계, MnO2계, SiO2+CeO2혼합계 등을 사용할 수 있으며, 연마제의 크기는 10 내지 100nm로 균일한 크기를 갖도록 한다.2A and 2B, the polishing conditions are 3 to 5 psi for the purpose of removing the step of the initial metal pattern, the spindle speed is 20 to 70 rpm, the polishing table speed is 20 to 100 Run at rpm. In this case, the supply ratio of the supplied slurry and the ultrapure water is used by diluting the slurry: ultra pure water ratio to 1: 10-50 ratio in consideration of the polishing amount. In addition, it is appropriate to maintain the pH of the slurry supplied during polishing to 7 to 9. Meanwhile, the abrasive included in the slurry supplied during the first polishing may be SiO 2 based, CeO 2 based, MnO 2 based, SiO 2 + Ce 2 mixed, etc., and the size of the abrasive is 10 to 100 nm uniform. Have one size.

도2a에서 도면부호 "M"은 도1a를 초순수와 희석된 슬러리 또는 연마평탄도를 개선시키는 연마조건으로 1차 연마한 후 초기 단차에 1/3만 남아있는 단면 구조를 나타내고 있다. 그리고 도2b에서 도면부호 "N"은 도1b를 초순수와 희석된 슬러리 또는 연마평탄도를 개선시키는 연마조건으로 1차 연마한 후 초기 단차에 1/3만 남아있는 단면 구조를 나타내고 있다.In FIG. 2A, reference numeral “M” denotes a cross-sectional structure in which only one third of the initial step remains after initial polishing of FIG. 1A under conditions of polishing to improve slurry or slurry flatness diluted with ultrapure water. In addition, in FIG. 2B, reference numeral “N” denotes a cross-sectional structure in which only 1/3 of the initial step remains after primary polishing of FIG. 1B under polishing conditions for improving slurry or slurry flatness diluted with ultrapure water.

도2c와 도2d는 도2a와 도2b에서 1차 연마를 마친 소자에 다시 2차 연마 공정을 완료한 상태를 나타내고 있다. 1차 연마공정을 통해 슬러리 내의 연마제(abrasive) 농도와 pH를 낮추든지 또는 연마 평탄도를 중점적으로 개선시키는 연마조건을 사용한 것이든지 어떤 방법으로든 1차 연마하여 초기 금속 패턴의 단차만 2/3 이상 줄인 소자를 연마 불균일도를 중점적으로 향상시키는 연마 조건을 이용하여 인-시튜(in-situ)로 연마할 경우 적은 양의 증착과 연마를 통하여 우수한 연마 특성을 얻을 수 있다.FIG. 2C and FIG. 2D show a state in which the secondary polishing process is completed again in the element after the primary polishing in FIGS. 2A and 2B. The primary polishing process can reduce the abrasive concentration and pH in the slurry, or use polishing conditions that mainly improve the polishing flatness. When the reduced device is polished in-situ using a polishing condition that mainly improves the polishing uniformity, excellent polishing characteristics can be obtained through a small amount of deposition and polishing.

한편 2차 연마시 연마조건은 불균일도를 고려하여 연마압력은 6 - 9 psi에서, 스핀들속도는 20 - 70 rpm에서, 연마테이블 속도는 20 - 100 rpm에서 실시한다. 그리고 이때 사용되는 슬러리의 연마제는 연마 불균일도가 우수한 실리카(SiO2)계열을 사용한다.On the other hand, in the second polishing, the polishing conditions are taken into consideration of the nonuniformity, and the polishing pressure is performed at 6-9 psi, the spindle speed at 20-70 rpm, and the polishing table speed at 20-100 rpm. And the slurry of the slurry used at this time uses a silica (SiO 2 ) series excellent in polishing nonuniformity.

이와 같이 본 발명에 의한 화학적 기계적 연마방법은, 층간 절연막 평탄화 공정시 단차를 감소시키는 공정과 균일하게 연마를 수행하는 공정을 분리한 2단계 화학적 기계적 연마방법을 구현하여 종래의 문제점을 해결할 수 있다.As described above, the chemical mechanical polishing method according to the present invention can solve the conventional problems by implementing a two-step chemical mechanical polishing method that separates the step of reducing the step and the step of uniformly polishing the interlayer insulating film.

상술한 내용은 본 발명의 실시예에 관하여 설명이 이루어졌지만, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.Although the foregoing has been described with respect to embodiments of the present invention, those skilled in the art will understand that various implementations are possible within the scope of the technical idea of the present invention.

상술한 바와 같이 본 발명은, 반도체소자의 화학적 기계적 연마방법을 연마평탄도와 연마 불균일도를 각각 개선시키는 2단계 화학적 기계적 연마방법을 적용함에 의해 슬러리 사용량을 감소시키고 연마 처리량도 향상시킬 뿐만 아니라 우수한 연마특성을 확보할 수 있어서 연마 공정의 비용을 줄이고 소자의 수율을 증대시킬 수 있는 효과가 있다.As described above, the present invention reduces the amount of slurry used and improves the polishing throughput by applying a two-step chemical mechanical polishing method for improving the chemical polishing rate and polishing uniformity of the semiconductor device, respectively. Since the characteristics can be secured, the cost of the polishing process can be reduced and the yield of the device can be increased.

Claims (11)

반도체소자 제조시 층간절연막의 평탄화를 위한 화학적기계적연마 방법에 있어서,In the chemical mechanical polishing method for planarization of the interlayer insulating film in the manufacture of semiconductor devices, 연마희생막의 연마평탄도를 위해 단차를 감소시키는 제1연마공정과,A first polishing process for reducing a step for polishing flatness of the polishing sacrificial film, 상기 연마희생막의 연마 불균일도를 위해 균일하게 연마 목표선까지 연마를 수행하는 제2연마공정을 구비함을 특징으로 하는 화학적기계적연마 방법.And a second polishing step of performing polishing to the polishing target line uniformly for polishing non-uniformity of the polishing sacrificial film. 제1항에 있어서,The method of claim 1, 상기 제1연마공정은 슬러리와 초순수를 함께 공급하여 슬러리를 희석시키면서 단차만 제거하여 연마 평탄도를 중점적으로 개선시키는 공정임을 특징으로 하는 화학적기계적연마 방법.The first polishing process is a chemical mechanical polishing method characterized in that the supply of the slurry and ultra-pure water together to dilute the slurry to remove only the step to improve the polishing flatness. 제2항에 있어서,The method of claim 2, 상기 제1연마공정에서 연마조건은, 연마압력은 3 - 5 psi에서, 스핀들속도는 20 - 70 rpm에서, 연마테이블 속도는 20 - 100 rpm에서 실시함을 특징으로 하는 화학적기계적연마 방법.In the first polishing process, the polishing conditions are performed at a polishing pressure of 3-5 psi, a spindle speed of 20-70 rpm, and a polishing table speed of 20-100 rpm. 제2항에 있어서,The method of claim 2, 상기 제1연마공정에서 1차 연마량은 초기 단차에 2/3 이상으로 연마함을 특징으로 하는 화학적기계적연마 방법.In the first polishing process, the primary polishing amount is a chemical mechanical polishing method, characterized in that the initial step is polished to more than 2/3. 제2항에 있어서,The method of claim 2, 상기 제1연마공정에서, 공급되는 슬러리와 초순수의 공급비는 연마처리량을 고려하여 슬러리:초순수 비율을 1:10-50 비율로 희석하여 사용함을 특징으로 하는 화학적기계적연마 방법.In the first polishing process, the supply ratio of the supplied slurry and the ultrapure water is a chemical mechanical polishing method, characterized in that the slurry: ultrapure water ratio is diluted to 1: 10-50 ratio in consideration of the polishing throughput. 제2항에 있어서,The method of claim 2, 상기 제1연마공정에서, 연마시 공급되는 슬러리의 pH를 7 내지 9로 유지함을 특징으로 하는 화학적기계적연마 방법.In the first polishing process, the mechanical mechanical polishing method characterized in that the pH of the slurry supplied during polishing is maintained at 7 to 9. 제2항에 있어서,The method of claim 2, 상기 제1연마공정에서, 공급되는 슬러리에 포함된 연마제는 SiO2계, CeO2계, MnO2계, SiO2+CeO2혼합계 등에서 어느 하나를 사용함을 특징으로 하는 화학적기계적연마 방법.In the first polishing process, the abrasive included in the slurry to be supplied is any one of SiO 2 based, CeO 2 based, MnO 2 based, SiO 2 + CeO 2 mixed system and the like. 제2항에 있어서,The method of claim 2, 상기 제1연마공정에서 연마제의 크기는 10 내지 100nm로 균일한 크기를 가짐을 특징으로 하는 화학적기계적연마 방법.In the first polishing process, the size of the abrasive is 10 to 100nm, characterized in that the chemical mechanical polishing method having a uniform size. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제2연마공정은 일반적인 슬러리만 공급하면서 연마 목표선까지 연마해내어 연마불균일도를 향상시키는 공정임을 특징으로 하는 화학적기계적연마 방법.The second polishing process is a chemical mechanical polishing method characterized in that the polishing to the polishing target line while supplying only a general slurry to improve the polishing non-uniformity. 제9항에 있어서,The method of claim 9, 상기 제2연마공정에서 연마조건은, 연마압력은 6 - 9 psi에서, 스핀들속도는 20 - 70 rpm에서, 연마테이블 속도는 20 - 100 rpm에서 실시함을 특징으로 하는화학적기계적연마 방법.In the second polishing process, the polishing conditions are performed at a polishing pressure of 6-9 psi, a spindle speed of 20-70 rpm, and a polishing table speed of 20-100 rpm. 제9항에 있어서,The method of claim 9, 상기 제2연마공정에서, 공급되는 슬러리에 포함된 연마제는 실리카(SiO2)계열을 사용함을 특징으로 하는 화학적기계적연마 방법.In the second polishing process, the abrasive contained in the slurry supplied is a chemical mechanical polishing method, characterized in that using the silica (SiO 2 ) series.
KR1019980057258A 1998-12-22 1998-12-22 Chemical mechanical polishing method for planarization of semiconductor device KR20000041399A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980057258A KR20000041399A (en) 1998-12-22 1998-12-22 Chemical mechanical polishing method for planarization of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980057258A KR20000041399A (en) 1998-12-22 1998-12-22 Chemical mechanical polishing method for planarization of semiconductor device

Publications (1)

Publication Number Publication Date
KR20000041399A true KR20000041399A (en) 2000-07-15

Family

ID=19564639

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980057258A KR20000041399A (en) 1998-12-22 1998-12-22 Chemical mechanical polishing method for planarization of semiconductor device

Country Status (1)

Country Link
KR (1) KR20000041399A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100732310B1 (en) * 2001-06-28 2007-06-25 주식회사 하이닉스반도체 Method for chemical mechanical polishing of semiconductor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5244534A (en) * 1992-01-24 1993-09-14 Micron Technology, Inc. Two-step chemical mechanical polishing process for producing flush and protruding tungsten plugs
US5618381A (en) * 1992-01-24 1997-04-08 Micron Technology, Inc. Multiple step method of chemical-mechanical polishing which minimizes dishing
KR970030432A (en) * 1995-11-27 1997-06-26 문정환 Surface planarization method of semiconductor device
KR970052796A (en) * 1995-12-15 1997-07-29 김주용 Planarization method of semiconductor device
US5656554A (en) * 1994-07-29 1997-08-12 International Business Machines Corporation Semiconductor chip reclamation technique involving multiple planarization processes

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5244534A (en) * 1992-01-24 1993-09-14 Micron Technology, Inc. Two-step chemical mechanical polishing process for producing flush and protruding tungsten plugs
US5618381A (en) * 1992-01-24 1997-04-08 Micron Technology, Inc. Multiple step method of chemical-mechanical polishing which minimizes dishing
US5656554A (en) * 1994-07-29 1997-08-12 International Business Machines Corporation Semiconductor chip reclamation technique involving multiple planarization processes
KR970030432A (en) * 1995-11-27 1997-06-26 문정환 Surface planarization method of semiconductor device
KR970052796A (en) * 1995-12-15 1997-07-29 김주용 Planarization method of semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100732310B1 (en) * 2001-06-28 2007-06-25 주식회사 하이닉스반도체 Method for chemical mechanical polishing of semiconductor device

Similar Documents

Publication Publication Date Title
US5302233A (en) Method for shaping features of a semiconductor structure using chemical mechanical planarization (CMP)
WO1999046081A1 (en) Multi-step chemical mechanical polishing process and device
WO2000002235A1 (en) Method of planarizing integrated circuits
KR100564580B1 (en) Method for planarizing oxide layer and method for manufacturing semiconductor device using the same
US5575886A (en) Method for fabricating semiconductor device with chemical-mechanical polishing process for planarization of interlayer insulation films
US20060088999A1 (en) Methods and compositions for chemical mechanical polishing substrates
US20030124861A1 (en) Method for manufacturing metal line contact plug semiconductor device
KR20000041399A (en) Chemical mechanical polishing method for planarization of semiconductor device
KR100645841B1 (en) Polysilicon Plug Forming Method Using Abrasive Stopping Film
KR20040057653A (en) The method for forming shallow trench isolation in semiconductor device
KR100444311B1 (en) Method for manufacturing isolation layer of semiconductor device using two-step cmp processes
KR100772678B1 (en) Method for isolation layer in semiconductor device
US20020110995A1 (en) Use of discrete chemical mechanical polishing processes to form a trench isolation region
KR19980083713A (en) Planarization Method of Semiconductor Device
KR20000025634A (en) Method for manufacturing semiconductor device for forming contact plug
KR19990035869A (en) Planarization method of multilevel metallization structure in integrated circuit using CPM
JP2000357674A (en) Integrated circuit chip and planarizing method
KR0124635B1 (en) Planerizing method of semiconductor device
KR20010091086A (en) Planarizing method for semiconductor device using ceria slurry
KR100596768B1 (en) Chemical mechanical polishing method for semiconductor apparatus
KR100261681B1 (en) Method for smoothing semiconductor device
KR100312647B1 (en) Planarization method of semiconductor device
KR100670746B1 (en) Method for isolation in semiconductor device
KR100623595B1 (en) Method for planarize dielectric layer in semiconductor device
KR20020087537A (en) Forming Method for Field Oxide of Semiconductor Device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E601 Decision to refuse application