KR20000041076A - Semiconductor device fabrication method for preventing out-diffusion of impurities - Google Patents

Semiconductor device fabrication method for preventing out-diffusion of impurities Download PDF

Info

Publication number
KR20000041076A
KR20000041076A KR1019980056852A KR19980056852A KR20000041076A KR 20000041076 A KR20000041076 A KR 20000041076A KR 1019980056852 A KR1019980056852 A KR 1019980056852A KR 19980056852 A KR19980056852 A KR 19980056852A KR 20000041076 A KR20000041076 A KR 20000041076A
Authority
KR
South Korea
Prior art keywords
trench
oxide film
film
nitride
semiconductor substrate
Prior art date
Application number
KR1019980056852A
Other languages
Korean (ko)
Inventor
진교영
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019980056852A priority Critical patent/KR20000041076A/en
Publication of KR20000041076A publication Critical patent/KR20000041076A/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz

Abstract

PURPOSE: A semiconductor device fabrication method is to prevent impurities implanted into the semiconductor device during a subsequent process from being out-diffused, thereby enhancing the refresh capability in dynamic random access memory(DRAM). CONSTITUTION: A semiconductor device fabrication method comprises the steps of: providing a semiconductor substrate having a trench(110) and a pad oxide, an etch stopper layer of nitride layer and an anti-reflective coating(ARC) layer stacked in the named order on the semiconductor substrate except the trench region; forming a first oxide layer(112) of annealed oxy-nitride on the side walls and the bottom face of the trench; forming a trench liner(114) and a high temperature oxide(116) in the named order on the resultant substrate including the trench; forming a planarizing oxide layer(118) on the high temperature oxide such that the trench is filled; removing the planarizing oxide layer and the ARC layer by chemical mechanical polishing(CMP) and thereafter removing the etch stopper layer; and forming a gate oxide of oxy-nitride on the resultant semiconductor substrate.

Description

불순물 손실을 방지하는 반도체 장치의 제조 방법(METHOD OF FABRICATING SEMICONDUCTOR DEVICE TO PREVENT DOPANT LOSS)METHOD OF FABRICATING SEMICONDUCTOR DEVICE TO PREVENT DOPANT LOSS

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 불순물 손실을 방지하는 반도체 장치의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device for preventing impurity loss.

반도체 소자의 고집적화가 진행됨에 따라 제조 공정은 더욱 복잡해지고, 단위 소자는 더욱 작은 영역에 구현하도록 요구되고 있다. 그리고, 고성능의 소자를 구현하는 동시에 집적도를 향상시키기 위해서 수직 방향으로의 스케일 다운(scale-down)이 요구되며 특히, 트랜지스터의 경우 게이트 절연막의 박막화가 요구된다. 이러한 트랜지스터 게이트 절연막의 스케일 다운은 소자의 고성능화를 위해서는 필수적인 사항이지만 여러 가지 신뢰성 문제와 DRAM의 특성에 영향을 미치게 된다.As the integration of semiconductor devices increases, the manufacturing process becomes more complicated, and unit devices are required to be implemented in smaller areas. In addition, in order to realize a high-performance device and to improve the degree of integration, scale-down in the vertical direction is required. In particular, in the case of a transistor, a thin film of a gate insulating film is required. Although the scale down of the transistor gate insulating film is essential for high performance of the device, it affects various reliability problems and DRAM characteristics.

DRAM의 경우 셀 트랜지스터는 얇아진 게이트 절연막에 의해 유도되는 전하량이 많아 높은 전류를 얻을 수 있고, 높은 브레이크 다운(break-down) 전압을 갖게 되지만 적정한 문턱 전압(threshold voltage)을 유지하기 위해서 많은 양의 불순물 주입이 필요하고, 주입된 불순물은 후속 열처리 공정에 의해 액티브 영역에서 주변 영역으로 확산되어 실제 요구되는 양보다 많은 양의 불순물 주입이 필요하게 된다. 그러나, 상기와 같은 다량의 불순물 주입에 의해 액티브 영역의 격자가 깨지는 등의 결함이 생겨 DRAM의 경우 주요한 특성인 리프레쉬 타임(refresh time)이 감소되는 문제가 발생된다.In the case of DRAM, the cell transistor has a large amount of charge induced by the thinned gate insulating film, thereby obtaining a high current, and having a high break-down voltage, but a large amount of impurities in order to maintain an appropriate threshold voltage. Implantation is required, and the implanted impurities are diffused from the active region to the surrounding region by a subsequent heat treatment process, so that an amount of impurity implantation is required. However, a defect such as cracking of the lattice of the active region is generated by the injection of a large amount of impurities, which causes a problem in that the refresh time, which is a main characteristic of the DRAM, is reduced.

본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 후속 공정에서 주입된 불순물의 손실을 방지할 수 있는 반도체 장치의 제조 방법을 제공함에 그 목적이 있다.The present invention has been proposed to solve the above-described problems, and an object thereof is to provide a method of manufacturing a semiconductor device capable of preventing the loss of impurities injected in a subsequent process.

도 1a 내지 도 1g는 본 발명의 반도체 장치의 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.1A to 1G are flowcharts sequentially showing processes of a method of manufacturing a semiconductor device of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

100 : 반도체 기판 101 : 액티브 영역100 semiconductor substrate 101 active region

110 : 트렌치 112 : 옥시 나이트라이드110: trench 112: oxy nitride

114 : 트렌치 라이너 121 : 트렌치 격리114: trench liner 121: trench isolation

124 : 게이트 산화막(또는 옥시-나이트라이드)124: gate oxide film (or oxy-nitride)

126 : 게이트 전극 128 : 소스/드레인 영역126: gate electrode 128: source / drain region

(구성)(Configuration)

상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 기판 상에 패드 산화막과 식각 정지막이 차례로 적층된 마스크 패턴을 마스크로 사용하여 상기 반도체 기판을 식각하여 형성된 트렌치를 구비하는 반도체 장치의 제조 방법은, 상기 트렌치의 양측벽 및 하부면을 따라 제 1 산화막을 형성하되, N2O 가스 분위기에서 상기 제 1 산화막을 어닐된 옥시-나이트라이드(oxy-nitride)로 형성하는 단계와; 상기 트렌치를 채우도록 상기 반도체 기판의 전면에 제 2 및 제 3 산화막들을 형성하는 단계와; 상기 식각 정지막 상의 상기 제 2 및 제 3 산화막들을 제거하는 단계와; 상기 식각 정지막을 제거하는 단계와; 상기 트렌치 내의 상기 제 2 산화막을 평탄하게 식각하여 트렌치 격리를 형성하는 단계 및; 상기 반도체 기판 및 상기 트렌치 격리 상에 게이트 산화막을 형성하되, N2O 가스 분위기에서 상기 게이트 산화막을 어닐된 옥시-나이트라이드로 형성하는 단계를 포함한다.According to the present invention for achieving the above object, a method of manufacturing a semiconductor device having a trench formed by etching the semiconductor substrate using a mask pattern in which a pad oxide film and an etch stop film are sequentially stacked on the semiconductor substrate as a mask, Forming a first oxide film along both sidewalls and a bottom surface of the trench, wherein the first oxide film is formed of annealed oxy-nitride in an N 2 O gas atmosphere; Forming second and third oxide films over the semiconductor substrate to fill the trenches; Removing the second and third oxide films on the etch stop film; Removing the etch stop layer; Planar etching the second oxide film in the trench to form trench isolation; Forming a gate oxide film on the semiconductor substrate and the trench isolation, wherein the gate oxide film is formed of annealed oxy-nitride in an N 2 O gas atmosphere.

이 실시예에 있어서, 상기 제 2 산화막의 형성 전에, 상기 식각 정지막을 포함하여 상기 옥시-나이트라이드 표면을 따라 트렌치 라이너 및 고온 산화막을 차례로 형성하는 단계를 더 포함한다.The method may further include sequentially forming a trench liner and a high temperature oxide layer along the oxy-nitride surface including the etch stop layer before forming the second oxide layer.

(작용)(Action)

도 2g를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치의 제조 방법은, 반도체 기판 내에 형성된 트렌치의 양측벽 및 하부면을 따라 제 1 산화막을 형성하되, N2O 가스 분위기에서 상기 제 1 산화막을 어닐된 옥시-나이트라이드(oxy-nitride)로 형성된다. 상기 트렌치를 채우도록 상기 반도체 기판의 전면에 제 2 및 제 3 산화막들을 형성한 후, 상기 식각 정지막 상의 상기 제 2 및 제 3 산화막들이 제거되고 계속해서, 상기 식각 정지막이 제거된다. 상기 트렌치 내의 상기 제 2 산화막을 평탄하게 식각함으로써 트렌치 격리가 형성된다. 상기 반도체 기판 및 상기 트렌치 격리 상에 게이트 산화막을 형성하되, N2O 가스 분위기에서 상기 게이트 산화막을 어닐된 옥시-나이트라이드로 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 트렌치 내의 열산화막의 양측과 게이트 산화막을 어닐된 옥시-나이트라이드로 형성하여 액티브 영역을 인캡슐레이션(encapsulation)함으로써 후속 열처리 공정시 액티브 영역의 불순물이 주변 영역으로 확산되는 것을 방지할 수 있다. 따라서, 처음부터 적은 양의 불순물을 주입할 수 있어 다량의 불순물에 의한 결함을 방지할 수 있고, DRAM의 경우 리프레쉬 특성을 향상시킬 수 있다.Referring to FIG. 2G, in the novel semiconductor device manufacturing method according to the embodiment of the present invention, a first oxide film is formed along both sidewalls and a bottom surface of a trench formed in a semiconductor substrate, and the first oxide film is formed in an N 2 O gas atmosphere. One oxide film is formed of annealed oxy-nitride. After forming second and third oxide films on the entire surface of the semiconductor substrate to fill the trench, the second and third oxide films on the etch stop film are removed, and then the etch stop film is removed. Trench isolation is formed by planar etching the second oxide film in the trench. A gate oxide film is formed on the semiconductor substrate and the trench isolation, but the gate oxide film is formed of annealed oxy-nitride in an N 2 O gas atmosphere. According to the method of manufacturing a semiconductor device, both sides of the thermal oxide film and the gate oxide film in the trench are formed of annealed oxy-nitride to encapsulate the active region, so that impurities in the active region are removed during the subsequent heat treatment process. Can be prevented from spreading. Therefore, since a small amount of impurities can be injected from the beginning, defects caused by a large amount of impurities can be prevented, and in the case of DRAM, the refresh characteristics can be improved.

(실시예)(Example)

이하, 도 1a 내지 도 1g를 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 1A to 1G.

도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.1A to 1G are flowcharts sequentially illustrating processes of a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 1a를 참조하면, 반도체 장치의 제조 방법은, 먼저 반도체 기판(100) 상에 패드 산화막(102), 질화막(104) 및 ARC(anti-reflective coating)막(104)이 차례로 형성된다. 상기 패드 산화막(102)은 열산화(thermal oxidation) 방법으로 70Å 내지 160Å의 두께 범위 내로 형성되며 상기 반도체 기판(100)의 스트레스를 완화시키는 역할을 하고, 상기 질화막(104)은 1500Å의 두께로 형성되고, 후속 트렌치 형성을 위한 반도체 기판의 식각시와 평탄화 공정시 마스크 역할을 한다. 그리고, 상기 ARC막(106)은 SiON막으로 600Å의 두께로 형성되며, 후속 포토 공정시 공정 마진을 확보할 수 있도록 한다. 이어, 상기 ARC막(106) 상에 일반적인 포토 리소그라피(photo lithography) 공정으로 포토레지스트 패턴(108)이 형성된다. 상기 포토레지스트 패턴(108)을 마스크로 사용하여 상기 ARC막(106), 질화막(104) 및 패드 산화막(102)을 차례로 식각함으로써 트렌치 격리 형성 영역을 정의하는 마스크 패턴이 형성된다.Referring to FIG. 1A, in the method of manufacturing a semiconductor device, a pad oxide film 102, a nitride film 104, and an anti-reflective coating (ARC) film 104 are sequentially formed on a semiconductor substrate 100. The pad oxide film 102 is formed in a thickness range of 70 kPa to 160 kPa by a thermal oxidation method, and serves to relieve stress of the semiconductor substrate 100, and the nitride film 104 is formed to a thickness of 1500 kPa. And as a mask during etching and planarization of the semiconductor substrate for subsequent trench formation. In addition, the ARC film 106 is formed of a SiON film having a thickness of 600 mW, and ensures a process margin during a subsequent photo process. Subsequently, a photoresist pattern 108 is formed on the ARC film 106 by a general photo lithography process. By using the photoresist pattern 108 as a mask, the ARC film 106, the nitride film 104, and the pad oxide film 102 are sequentially etched to form a mask pattern defining a trench isolation formation region.

도 1b에 있어서, 상기 마스크 패턴을 마스크로 사용하여 상기 반도체 기판(100)의 일부 두께를 건식 식각함으로써 트렌치(110)가 형성된다. 상기 일부 두께는 약 0.1㎛ 내지 1.5㎛ 범위를 가지며, 바람직하게는 0.25㎛의 두께로 형성된다. 이어, 상기 트렌치(110) 형성을 위한 식각 공정시 반도체 기판(10)에 발생된 격자 손상과 같은 결함을 통한 누설 전류 소스(leakage source)를 제거하기 위해 종래에는 상기 트렌치의 양측벽 및 하부면에 열산화막을 형성하였다. 그러나, 상기 트렌치의 양측벽에 형성된 열산화막을 통해 후속 불순물 주입과 고온 열처리 공정시 다량의 불순물이 액티브 영역에서 트렌치 내부로 확산되어 그 결과로 다량의 불순물을 주입해야 하고, 이는 불순물에 의한 기판의 결함을 유발한다.In FIG. 1B, the trench 110 is formed by dry etching a part thickness of the semiconductor substrate 100 using the mask pattern as a mask. The partial thickness has a range of about 0.1 μm to 1.5 μm, and is preferably formed to a thickness of 0.25 μm. Subsequently, in order to remove a leakage current through defects such as lattice damage generated in the semiconductor substrate 10 during the etching process for forming the trench 110, conventionally, both side walls and the bottom surface of the trench may be removed. A thermal oxide film was formed. However, during the subsequent impurity implantation and the high temperature heat treatment process through the thermal oxide film formed on both side walls of the trench, a large amount of impurities are diffused into the trench in the active region, and as a result, a large amount of impurities must be injected. Cause defects.

따라서, 본 발명에서는 상기 액티브 영역의 불순물이 산화막의 양측벽을 통해 트렌치 내부로 확산되지 않도록 인캡슐레이션(encapsulation)하기 위해 100Å 내지 500Å의 두께 범위 내의 열산화막을 형성한 후, N2O(nitrogen-oxide) 가스 분위기에 노출시킴으로써 상기 N2O 가스가 상기 열산화막과 반응하여 어닐된 옥시-나이트라이드(oxi-nitride)(112)가 형성된다. 따라서, 액티브 영역과 트렌치 사이에 배리어(barrier)가 형성되어 불순물의 확산이 방지된다.Therefore, in the present invention, in order to encapsulate the impurities in the active region so as not to diffuse into the trench through both side walls of the oxide film, a thermal oxide film in a thickness range of 100 kPa to 500 kPa is formed, and then N 2 O (nitrogen). The N 2 O gas reacts with the thermal oxide film to form an annealed oxy-nitride 112 by exposure to a gaseous atmosphere. Thus, a barrier is formed between the active region and the trench to prevent diffusion of impurities.

다음에, 상기 ARC막(106)을 포함하여 상기 트렌치 내의 상기 옥시-나이트라이드(112)의 표면을 따라 트렌치 라이너(114)와 고온 산화막(116)이 차례로 형성된다. 상기 트렌치 라이너(114)는 질화막으로 30Å 내지 50Å의 두께 범위 내로 형성되며, 트렌치 격리 형성 후 후속 산화(oxidation) 공정에서 산소(O2)가 트렌치의 내부를 채우는 산화막질을 통해 트렌치 측벽을 산화시키는 것을 방지하기 위한 막이다. 즉, 트렌치 측벽이 산화되면, 이에 따른 트렌치 측벽의 부피 증가로 트렌치 측벽이 스트레스(stress)를 받아서 생기는 실리콘의 디스로케이션(dislocation) 등의 마이크로 결함(micro defect)을 억제하는 역할을 한다.Next, a trench liner 114 and a high temperature oxide film 116 are sequentially formed along the surface of the oxy-nitride 112 in the trench, including the ARC film 106. The trench liner 114 is formed of a nitride film within a thickness range of 30 kPa to 50 kPa, and oxidizes the trench sidewalls through an oxide film in which oxygen (O 2 ) fills the inside of the trench in a subsequent oxidation process after forming trench isolation. It is a film to prevent it. That is, when the trench sidewalls are oxidized, they increase the volume of the trench sidewalls, thereby suppressing micro defects, such as dislocation of silicon, which is caused by stressing the trench sidewalls.

그리고, 상기 고온 산화막(116)은 100Å의 두께로 형성되며, 후속 트렌치를 채우는 물질로 USG막을 사용할 때 증착 균일도를 좋게 하기 위해 일반적으로 플라즈마 처리를 하게 되는데 이때, 상기 트렌치 라이너(114)가 소모되는 것을 방지하기 위한 막으로 사용되며, 플라즈마 처리 공정이 없을 경우에는 스킵(skip)할 수 있다. 또한, 스트레스가 작은 구조(일반적으로 트렌치의 폭이 넓은 경우)나 후속 공정에서 유기되는 스트레스가 작은 경우에는 상기 트렌치 라이너 자체를 스킵할 수 있다.In addition, the high temperature oxide film 116 is formed to a thickness of 100Å, and is generally subjected to plasma treatment to improve the deposition uniformity when using the USG film as a material to fill the subsequent trench, wherein the trench liner 114 is consumed It can be used as a film to prevent it, and can skip if there is no plasma treatment process. In addition, the trench liner itself may be skipped when the structure is low in stress (generally wide in the trench) or when the stress induced in the subsequent process is small.

도 1c를 참조하면, 상기 트렌치(110)를 채우도록 상기 반도체 기판(100)의 전면에 플라즈마 화학기상증착(chemical vapor deposition:CVD) 공정으로 USG막(118)과 O3-TEOS막 중 어느 하나의 막과 PE-TEOS(palsma enhanced-tetra ethyl ortho silicate)막(120)과 PE-oxide막 중 어느 하나의 막이 차례로 형성된다. 상기 USG막(118)과 O3-TEOS막 중 어느 하나의 막은 5000Å의 두께로 형성되며, 이 두께는 상기 트렌치(110)의 깊이가 0.25㎛일 때의 조건이다.Referring to FIG. 1C, one of the USG film 118 and the O 3 -TEOS film may be formed by a plasma chemical vapor deposition (CVD) process on the entire surface of the semiconductor substrate 100 to fill the trench 110. The film is formed of one of the PE-TEOS (palsma enhanced-tetra ethyl ortho silicate) film 120 and the PE-oxide film in turn. One of the USG film 118 and the O 3 -TEOS film is formed to have a thickness of 5000 kPa, and the thickness is a condition when the depth of the trench 110 is 0.25 μm.

이어, 어닐(anneal) 공정이 900℃ 이상의 고온에서 수행되는데, 이 공정으로 상기 USG막(118) 및 PE-TEOS막(120)은 치밀화(densification)되어 후속 CMP(chemical mechanical polishing) 공정에서 필드 영역(즉, 트렌치 형성 영역)의 상기 USG막(118)의 과도한 리세스(recess)가 방지된다. 이때, 상기 어닐 공정은 N2분위기 또는 습식 어닐 조건에서 진행되는데, 상기 습식 어닐 조건에서 진행시에는 850℃ 이하의 조건에서도 수행 가능하다. 그리고, 상기 트렌치를 채우는 막들인 USG막(118)과 PE-TEOS막(120)의 두께 비율은 스트레스를 고려하여 변경될 수 있으며, 두 물질간에 반대 스트레스를 갖는 물질을 적용하여 스트레스를 최소화할 수 있다.Subsequently, an annealing process is performed at a high temperature of 900 ° C. or higher. In this process, the USG film 118 and the PE-TEOS film 120 are densified and subjected to a field region in a subsequent chemical mechanical polishing (CMP) process. Excessive recess of the USG film 118 in the trench formation region (ie, the trench formation region) is prevented. At this time, the annealing process is carried out in an N 2 atmosphere or wet annealing conditions, when proceeding in the wet annealing conditions can be carried out under the conditions of 850 ℃ or less. In addition, the thickness ratios of the USG film 118 and the PE-TEOS film 120, which fill the trenches, may be changed in consideration of stress, and the stress may be minimized by applying a material having opposite stress between the two materials. have.

다음에, 상기 질화막(104)의 상의 남아있는 막들(120, 118, 116, 114, 106)을 CMP(chemical mechanical polishing) 공정으로 제거함으로써 도 1d에 도시되어 있는 바와 같이, 트렌치 격리(121)가 형성된다. 계속해서, 상기 트렌치 격리(121) 양측의 질화막(104)의 식각 공정이 수행된다. 상기 질화막(104)은 종래와 같이, 일반적인 식각 공정으로 도 1e와 같이, 제거된다.Next, the trench isolation 121 is removed as shown in FIG. 1D by removing the remaining films 120, 118, 116, 114 and 106 on the nitride film 104 by a chemical mechanical polishing (CMP) process. Is formed. Subsequently, an etching process of the nitride film 104 on both sides of the trench isolation 121 is performed. The nitride film 104 is removed as shown in FIG. 1E by a general etching process as in the prior art.

도 1f를 참조하면, 상기 트렌치 격리 양측의 패드 산화막(102)이 제거된 후, 상기 반도체 기판(100)의 전면에 마스크 산화막(122)이 형성된다. 상기 마스크 산화막(122)을 마스크로 사용하여 상기 반도체 기판(100) 전면에 불순물 이온 주입 공정을 수행함으로써 웰(well) 영역과 필드(field) 영역이 형성된다. 상기 마스크 산화막(122)은 상기 불순물 이온 주입 공정시 기판을 보호하는 버퍼 역할을 한다.Referring to FIG. 1F, after the pad oxide layer 102 on both sides of the trench isolation is removed, a mask oxide layer 122 is formed on the entire surface of the semiconductor substrate 100. A well region and a field region are formed by performing an impurity ion implantation process on the entire surface of the semiconductor substrate 100 using the mask oxide film 122 as a mask. The mask oxide layer 122 serves as a buffer to protect the substrate during the impurity ion implantation process.

다음에, 상기 마스크 산화막(122)을 제거한 후, 상기 반도체 기판(100)의 전면에 게이트 산화막이 형성된다. 종래의 게이트 산화막은 고온 열처리 공정에 의해 형성되는 열산화막이었는데, 이막의 열처리 공정시 불순물이 액티브 영역에서 주변 영역으로의 확산으로 다량의 불순물이 손실되었다. 따라서, 본 발명에서는 이를 방지하기 위해 게이트 산화막으로 순수 산화막(SiO2) 대신에 N2O 가스 분위기에 상기 산화막을 노출시킴으로써 상기 N2O 가스와 산화막이 반응하여 게이트 산화막으로 도 2g와 같이, 어닐된 옥시-나이트라이드(124)가 형성된다. 계속해서 상기 반도체 기판(100) 상에 도전막 및 금속막이 적층된 구조를 갖는 게이트 전극(126)이 형성되고, 상기 게이트 전극(126) 양측의 반도체 기판(100) 내에 불순물을 주입함으로써 소스/드레인 영역(128)이 형성된다. 따라서, 상기 트렌치 격리 내의 양측벽과 게이트 산화막을 옥시-나이트라이드(113 및 124)로 형성하여 상기 액티브 영역(101)을 둘러싸게 함으로써 고온 열처리 공정시 액티브 영역(101)의 불순물이 주변 영역으로 확산되는 것이 방지된다. 이러한 구조는 후속에서 진행되는 고온 열처리 공정시 계속적으로 불순물의 감소를 막아주게 된다.Next, after the mask oxide film 122 is removed, a gate oxide film is formed on the entire surface of the semiconductor substrate 100. The conventional gate oxide film was a thermal oxide film formed by a high temperature heat treatment process. In the heat treatment process of this film, a large amount of impurities were lost due to diffusion of impurities from the active region to the peripheral region. Accordingly, in order to prevent this, the N 2 O gas and the oxide film react with each other by exposing the oxide film to an N 2 O gas atmosphere instead of the pure oxide film (SiO 2 ) as the gate oxide film to anneal the gate oxide film as shown in FIG. 2G. Oxy-nitride 124 is formed. Subsequently, a gate electrode 126 having a structure in which a conductive film and a metal film are stacked on the semiconductor substrate 100 is formed, and a source / drain is formed by injecting impurities into the semiconductor substrate 100 on both sides of the gate electrode 126. Region 128 is formed. Accordingly, both sidewalls and gate oxide films in the trench isolation are formed of oxy-nitrides 113 and 124 to surround the active region 101 so that impurities in the active region 101 diffuse into the peripheral region during the high temperature heat treatment process. Is prevented. This structure prevents the reduction of impurities continuously in the subsequent high temperature heat treatment process.

본 발명은 트렌치 내의 열산화막의 양측과 게이트 산화막을 어닐된 옥시-나이트라이드로 형성하여 액티브 영역을 인캡슐레이션(encapsulation)함으로써 후속 열처리 공정시 액티브 영역의 불순물이 주변 영역으로 확산되는 것을 방지할 수 있다. 따라서, 처음부터 적은 양의 불순물을 주입할 수 있어 다량의 불순물에 의한 결함을 방지할 수 있고, DRAM의 경우 리프레쉬 특성을 향상시킬 수 있는 효과가 있다.The present invention can encapsulate the active region by forming both sides of the thermal oxide layer and the gate oxide layer in the trench with annealed oxy-nitride to prevent diffusion of impurities in the active region into the surrounding region during the subsequent heat treatment process. have. Therefore, since a small amount of impurities can be injected from the beginning, defects caused by a large amount of impurities can be prevented, and in the case of DRAM, the refresh characteristics can be improved.

Claims (3)

반도체 기판 상에 패드 산화막과 식각 정지막이 차례로 적층된 마스크 패턴을 마스크로 사용하여 상기 반도체 기판을 식각하여 형성된 트렌치를 구비하는 반도체 장치의 제조 방법에 있어서,A semiconductor device manufacturing method comprising a trench formed by etching a semiconductor substrate using a mask pattern in which a pad oxide film and an etch stop film are sequentially stacked on a semiconductor substrate as a mask. 상기 트렌치의 양측벽 및 하부면을 따라 제 1 산화막을 형성하되, N2O 가스 분위기에서 상기 제 1 산화막을 어닐된 옥시-나이트라이드(oxy-nitride)로 형성하는 단계와;Forming a first oxide film along both sidewalls and a bottom surface of the trench, wherein the first oxide film is formed of annealed oxy-nitride in an N 2 O gas atmosphere; 상기 트렌치를 채우도록 상기 반도체 기판의 전면에 제 2 및 제 3 산화막들을 형성하는 단계와;Forming second and third oxide films over the semiconductor substrate to fill the trenches; 상기 식각 정지막 상의 상기 제 2 및 제 3 산화막들을 제거하는 단계와;Removing the second and third oxide films on the etch stop film; 상기 식각 정지막을 제거하는 단계와;Removing the etch stop layer; 상기 트렌치 내의 상기 제 2 산화막을 평탄하게 식각하여 트렌치 격리를 형성하는 단계 및;Planar etching the second oxide film in the trench to form trench isolation; 상기 반도체 기판 및 상기 트렌치 격리 상에 게이트 산화막을 형성하되, N2O 가스 분위기에서 상기 게이트 산화막을 어닐된 옥시-나이트라이드로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.Forming a gate oxide film on the semiconductor substrate and the trench isolation, wherein the gate oxide film is formed of annealed oxy-nitride in an N 2 O gas atmosphere. 제 1 항에 있어서,The method of claim 1, 상기 제 2 산화막의 형성 전에,Before the formation of the second oxide film, 상기 식각 정지막을 포함하여 상기 옥시-나이트라이드 표면을 따라 트렌치 라이너 및 고온 산화막을 차례로 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.And sequentially forming a trench liner and a high temperature oxide film along the oxy-nitride surface including the etch stop film. 제 1 항에 있어서,The method of claim 1, 상기 식각 정지막은 실리콘 질화막이고, 상기 제 1 산화막은 열산화막인 것을 특징으로 하는 반도체 장치의 제조 방법.And the etching stop film is a silicon nitride film and the first oxide film is a thermal oxide film.
KR1019980056852A 1998-12-21 1998-12-21 Semiconductor device fabrication method for preventing out-diffusion of impurities KR20000041076A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980056852A KR20000041076A (en) 1998-12-21 1998-12-21 Semiconductor device fabrication method for preventing out-diffusion of impurities

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980056852A KR20000041076A (en) 1998-12-21 1998-12-21 Semiconductor device fabrication method for preventing out-diffusion of impurities

Publications (1)

Publication Number Publication Date
KR20000041076A true KR20000041076A (en) 2000-07-15

Family

ID=19564312

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980056852A KR20000041076A (en) 1998-12-21 1998-12-21 Semiconductor device fabrication method for preventing out-diffusion of impurities

Country Status (1)

Country Link
KR (1) KR20000041076A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100726147B1 (en) * 2005-02-28 2007-06-13 주식회사 하이닉스반도체 Method for manufacturing semiconductor device with recess gate

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100726147B1 (en) * 2005-02-28 2007-06-13 주식회사 하이닉스반도체 Method for manufacturing semiconductor device with recess gate

Similar Documents

Publication Publication Date Title
US6849520B2 (en) Method and device for forming an STI type isolation in a semiconductor device
JP2005197643A (en) Method for manufacturing flash memory devices
KR20010051166A (en) Semiconductor device and method of manufacturing the same
US6962862B2 (en) Manufacturing method of semiconductor device
KR100502602B1 (en) Semiconductor device and method of manufacturing therefor
KR100379336B1 (en) Fabrication method of isolation region for semiconductor devices
US7235445B2 (en) Methods of forming device with recessed gate electrodes
KR20000013397A (en) Manufacturing method of trench isolation
KR101017051B1 (en) Method of manufacturing transistor in semiconductor device
KR20010037844A (en) Method for forming trench type isolation film of semiconductor device
KR20000041076A (en) Semiconductor device fabrication method for preventing out-diffusion of impurities
KR100242385B1 (en) Method of forming an element isolation region in a semiconductor device
KR0120571B1 (en) Device isolation method of semiconductor
KR100344765B1 (en) Method for isolating semiconductor devices
KR100365740B1 (en) method of trench isolation using nitrogen diffusion
KR20030048959A (en) Method of forming an isolation film in semiconductor device
KR20000044560A (en) Method for forming trench isolation film of semiconductor device
KR20000039029A (en) Method of forming trench isolation having double liner
KR20060127515A (en) Method for manufacturing the semiconductor device having recess gate
KR19990074005A (en) Trench Device Isolation Method to Prevent Impurity Diffusion from Well Area
KR100770455B1 (en) Manufacturing method for semiconductor device
KR20020032934A (en) Method of forming MOS transistor for minimizing the short channel effect
KR20100011212A (en) Method of forming a gate in semiconductor device
KR100587065B1 (en) thin layer in semiconductor device, and method for forming the same, and method for forming an isolation and a gate electrode using the same
CN113972257A (en) Semiconductor structure and forming method thereof

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination