KR20000039475A - Semiconductor package - Google Patents
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Abstract
Description
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 양호한 납땜성과 와이어 본딩성을 확보할 수 있는 니켈-금 도금층 또는 주석-금 도금층이 형성된 구리계 리드 프레임을 이용한 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package, and more particularly, to a semiconductor package using a copper-based lead frame having a nickel-gold plated layer or a tin-gold plated layer capable of securing good solderability and wire bonding properties.
리드 프레임(Leadframe)에 반도체 칩이 실장되어 성형 수지로 봉합된 구조를 갖는 반도체 패키지는 금(Au) 재질의 본딩 와이어와 내부 리드의 선단부 사이의 양호한 와이어 본딩성을 확보하기 위하여 내부 리드의 선단부에 은(Ag)을 얇게 도금하고, 인쇄회로기판과의 양호한 납땜성을 확보하기 위하여 패키지 외부 리드에 납(Pb) 도금층을 형성한다.A semiconductor package having a structure in which a semiconductor chip is mounted on a leadframe and sealed with a molding resin may be formed at the leading end of the inner lead in order to ensure good wire bonding between the gold (Au) bonding wire and the leading end of the inner lead. Silver (Ag) is plated thinly, and a lead (Pb) plating layer is formed on the package outer lead to ensure good solderability with the printed circuit board.
그러나, 현재 세계적으로 환경 문제가 대두되고, 반도체 패키지의 제조 공정을 단축하기 위해서, 반도체 패키지와 리드 프레임 제조사에서는 은 도금층과 납 도금층을 대체할 수 있는 도금 소재로서 니켈(Ni)-팔라듐(Pd) 도금막이 개발되어 있다. 이와 같은 니켈-팔라듐 도금막이 형성된 리드 프레임은 미리 도금 처리된 프레임(Pre-Plated LeadFrame; PPF)의 일종이다.However, in order to shorten the environmental problem in the world and to shorten the manufacturing process of the semiconductor package, the semiconductor package and lead frame manufacturers may use nickel (Ni) -palladium (Pd) as a plating material to replace the silver plating layer and the lead plating layer. A plating film is developed. The lead frame on which the nickel-palladium plating film is formed is a kind of pre-plated leadframe (PPF).
도 1은 종래 기술에 따른 니켈-팔라듐 도금막이 형성된 구리계 리드 프레임을 이용한 반도체 패키지를 나타내는 단면도이다. 도 1을 참조하면, 반도체 패키지(10)는 니켈-팔라듐 도금막(40)이 형성된 구리계 리드 프레임(30)의 다이 패드(31)에 접착제(35)에 의해 부착된 반도체 칩(20)과, 다이 패드(31)를 향하여 뻗어 있는 리드(33)와, 반도체 칩의 전극 패드(24)와 리드(33)를 전기적으로 연결하는 금(Au) 재질의 본딩 와이어(26) 및 반도체 칩(20)과 본딩 와이어(26)로 접속된 리드(33) 부분을 액상의 성형 수지로 봉합하여 형성한 패키지 몸체(37)로 구성된다. 한편, 리드(33)는 반도체 칩의 전극 패드(24)와 본딩 와이어(26)로 접속되는 내부 리드(32)와, 내부 리드(32)와 일체로 형성되어 패키지 몸체(37) 밖으로 돌출된 외부 리드(34)로 구성되며, 외부 리드(34)는 인쇄회로기판의 실장 형태에 맞게 절곡된다. 도 1에서는 면 실장 형태인 걸 윙 타입(Gull Wing Type)으로 절곡되어 있다.1 is a cross-sectional view showing a semiconductor package using a copper-based lead frame having a nickel-palladium plated film according to the prior art. Referring to FIG. 1, the semiconductor package 10 may include a semiconductor chip 20 attached to a die pad 31 of a copper-based lead frame 30 on which a nickel-palladium plating film 40 is formed by an adhesive 35. And a lead 33 extending toward the die pad 31, a bonding wire 26 made of gold (Au) and a semiconductor chip 20 electrically connecting the electrode pad 24 and the lead 33 of the semiconductor chip. ) And a package body 37 formed by sealing a portion of the lead 33 connected by the bonding wire 26 with a liquid molding resin. On the other hand, the lead 33 is formed with the inner lead 32 connected to the electrode pad 24 and the bonding wire 26 of the semiconductor chip, and the outer lead 32 and the outside protruding out of the package body 37. It consists of a lead 34, the external lead 34 is bent to fit the mounting form of the printed circuit board. In Figure 1 it is bent into a gull wing type (Gull Wing Type) of the surface mounting form.
그리고, 구리계 리드 프레임(30)의 전표면에 니켈을 30 내지 70마이크로인지(μinch) 두께로 니켈 도금층(42)을 형성한 이후에 니켈 도금층(42) 상에 최소 3마이크로인치 이상의 팔라듐 도금층(41)을 형성하여 니켈-팔라듐 도금층(40)을 형성하게 된다.Then, after the nickel plating layer 42 is formed on the entire surface of the copper-based lead frame 30 with a thickness of 30 to 70 microinches (μinch), a palladium plating layer of at least 3 micro inches or more on the nickel plating layer 42 ( 41) to form a nickel-palladium plating layer 40.
이와 같은 니켈-팔라듐 도금층(40)이 형성된 구리계 리드 프레임(30)을 사용할 경우에 조립 공정의 단축과 환경유해물질(Pb) 제거 등의 장점이 있지만, 다음과 같은 문제점을 안고 있다.When the copper-based lead frame 30 having the nickel-palladium plating layer 40 formed therein has advantages such as shortening of the assembly process and removal of environmentally harmful substances (Pb), but it has the following problems.
첫째, 팔라듐 도금층(41)과 금 재질의 본딩 와이어(26)는 접합성이 떨어진다. 즉, 팔라듐과 금은 이종 금속이며, 팔라듐은 융점이 1063℃인 금(Au)에 비하여 융점이 492℃나 높기 때문에, 팔라듐 도금층(41)과 본딩 와이어(26)의 결합 상태는 불안정하다.First, the palladium plating layer 41 and the bonding wire 26 made of gold are inferior in bonding property. That is, palladium and gold are dissimilar metals, and since palladium has a melting point of 492 ° C or higher than gold (Au) having a melting point of 1063 ° C, the bonding state of the palladium plating layer 41 and the bonding wire 26 is unstable.
둘째, 외부 리드(74)에 형성된 팔라듐 도금층(41)과 솔더(Solder)는 납땜성이 떨어진다. 즉, 니켈-팔라듐 도금층(40)이 형성된 외부 리드(74)와 솔더와 바람직한 납땜 공정은, 약 245℃의 작업 온도에서 납땜 공정을 진행하여 원자 확산(Atomic Diffusion)에 의해 10초 이내에 팔라듐 도금층(41)이 녹아 팔라듐 안쪽의 니켈 도금층(42)과 솔더가 접합되는 것이다. 그러나, 전술된 바와 같이 납땜 공정이 진행되지 못하는 원인을 살펴보면, 약 245℃에서 납땜 공정을 진행할 경우 열 충격(Heat Damage)에 의해 팔라듐 도금층이 산화되어 팔라듐 산화막(PdO)이 형성될 수 있다. 한편, 팔라듐 산화막은 왕수(금을 녹이는데 사용되는 화학물질)로도 녹지 않는 안정된 유기물이다. 따라서, 솔더를 이용한 납땜을 진행할 때, 팔라듐 산화막에 의해 팔라듐 도금층이 녹지않아 팔라듐 도금층 안쪽의 니켈 도금층과 솔더와의 접합을 방해하기 때문에, 납땜성을 저하시키는 원인으로 작용한다.Second, the palladium plating layer 41 and the solder formed on the external lead 74 are inferior in solderability. That is, the external lead 74 and the solder with which the nickel-palladium plating layer 40 is formed, and the preferred soldering process, proceed with the soldering process at an operating temperature of about 245 ° C., and the palladium plating layer (Atomic Diffusion) within 10 seconds. 41 is melted to join the nickel plating layer 42 and the solder inside the palladium. However, when the soldering process is not performed as described above, when the soldering process is performed at about 245 ° C., the palladium plating layer may be oxidized by heat damage to form a palladium oxide layer (PdO). Palladium oxide, on the other hand, is a stable organic material that is insoluble in aqua regia (a chemical used to melt gold). Therefore, when soldering using a solder, the palladium plating layer is not melted by the palladium oxide film, and thus the bonding between the nickel plating layer inside the palladium plating layer and the solder is hindered, which causes a decrease in solderability.
셋째, 팔라듐 도금층(41)은 패키지 몸체(37)를 형성하는 성형 수지 예를 들면, 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC)와의 접합성이 구리에 비하여 떨어지기 때문에, 패키지 몸체(37)와 외부 리드(74)의 접착 계면을 통한 수분의 흡습 경로를 제공하여 반도체 패키지(10)의 신뢰성을 떨어뜨리는 요인으로 작용한다.Third, the palladium plated layer 41 has a lower bonding property with respect to a molding resin forming the package body 37, for example, an epoxy molding compound (EMC), compared with copper, and thus the package body 37 and the external lead. It acts as a factor that reduces the reliability of the semiconductor package 10 by providing a moisture absorption path through the adhesive interface of 74.
따라서, 본 발명의 목적은 와이어 본딩성과, 납땜성을 향상시킬 수 있고, 외부 리드와 패키지 몸체의 접착계면을 타고 수분이 흡습되는 것을 차단할 수 있는 반도체 패키지를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a semiconductor package capable of improving wire bonding properties and solderability, and preventing moisture from being absorbed through the adhesion interface between the external lead and the package body.
도 1은 종래 기술에 따른 니켈-팔라듐(Ni-Pd) 도금막이 형성된 구리계 리드 프레임을 이용한 반도체 패키지를 나타내는 단면도,1 is a cross-sectional view showing a semiconductor package using a copper-based lead frame having a nickel-palladium (Ni-Pd) plated film according to the prior art;
도 2는 본 발명에 따른 니켈-금(Ni-Au) 도금막이 형성된 구리계 리드 프레임을 이용한 반도체 패키지를 나타내는 단면도이다.2 is a cross-sectional view showing a semiconductor package using a copper-based lead frame having a nickel-gold (Ni-Au) plated film according to the present invention.
* 도면의 주요 부분에 대한 설명 *Description of the main parts of the drawing
10, 50 : 반도체 패키지 20, 60 : 반도체 칩10, 50: semiconductor package 20, 60: semiconductor chip
24, 62 : 전극 패드 26, 66 : 본딩 와이어24, 62: electrode pads 26, 66: bonding wire
30, 70 : 구리계 리드 프레임 31, 71 : 다이 패드30, 70: copper-based lead frame 31, 71: die pad
33, 73 : 리드 35, 75 : 접착제33, 73: lead 35, 75: adhesive
37, 77 : 패키지 몸체 40 : 니켈-팔라듐 도금막37, 77: package body 40: nickel-palladium plated film
80a, 80b : 니켈-금 도금막80a, 80b: nickel-gold plated film
상기 목적을 달성하기 위하여, 본 발명은 (A) 상부면에 복수개의 전극 패드가 형성된 반도체 칩과; (B) (a) 상기 반도체 칩이 부착되는 다이 패드와, (b) 상기 다이 패드를 향하여 뻗어 있는 복수개의 내부 리드 및 (c) 상기 내부 리드와 일체로 형성되어 다이 패드 밖으로 뻗어 있는 복수개의 외부 리드를 포함하는 구리계 리드 프레임과; (C) 상기 반도체 칩의 전극 패드와 내부 리드를 전기적으로 연결하는 본딩 와이어; 및 (D) 상기 반도체 칩, 본딩 와이어 및 내부 리드를 액상의 성형 수지로 봉합하여 형성한 패키지 몸체;를 포함하며, 상기 패키지 몸체 밖으로 돌출된 외부 리드는 실장 형태에 맞게 절곡되며, 상기 본딩 와이어가 접합되는 내부 리드의 선단 부분과, 상기 외부 리드의 표면에 소정의 두께로 니켈 도금층과, 금 도금층이 차례로 형성된 것을 특징으로 하는 반도체 패키지를 제공한다.In order to achieve the above object, the present invention (A) a semiconductor chip having a plurality of electrode pads formed on the upper surface; (B) (a) a die pad to which the semiconductor chip is attached, (b) a plurality of internal leads extending toward the die pad, and (c) a plurality of external bodies formed integrally with the internal leads and extending out of the die pad. A copper-based lead frame including a lead; (C) bonding wires electrically connecting the electrode pads of the semiconductor chip to the internal leads; And (D) a package body formed by sealing the semiconductor chip, the bonding wire, and the inner lead with a liquid molding resin, wherein the outer lead protruding out of the package body is bent to a mounting form, and the bonding wire is Provided is a semiconductor package, wherein a nickel plated layer and a gold plated layer are sequentially formed on a front end portion of the inner lead to be joined, and a surface having a predetermined thickness on the surface of the outer lead.
그리고, 본 발명에 따른 니켈 도금층의 두께는 15 내지 100마이크로인치(μinch)이며, 금 도금층의 두께는 1마이크로인치 이상인 것이 바람직하다.In addition, the thickness of the nickel plating layer according to the present invention is 15 to 100 microinch (μinch), the thickness of the gold plating layer is preferably 1 microinch or more.
본 발명은 또한, 본딩 와이어가 접합되는 내부 리드의 선단 부분과, 외부 리드의 표면에 소정의 두께로 주석 도금층과, 금 도금층이 차례로 형성된 반도체 패키지를 제공한다. 그리고, 주석 도금층의 두께는 30 내지 70마이크로인치이고, 금 도금층의 두께는 1마이크로인치 이상인 것이 바람직하다.The present invention also provides a semiconductor package in which a tin plated layer and a gold plated layer are sequentially formed on the front end portion of the inner lead to which the bonding wire is bonded, and on the surface of the outer lead to a predetermined thickness. The thickness of the tin plating layer is 30 to 70 micro inches, and the thickness of the gold plating layer is preferably 1 micro inch or more.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.
도 2는 본 발명에 따른 니켈-금 도금막이 형성된 구리계 리드 프레임을 이용한 반도체 패키지를 나타내는 단면도이다. 도 2를 참조하면, 본 발명에 따른 반도체 패키지(50)는 니켈-팔라듐 도금층이 형성된 구리계 리드 프레임 대신에 니켈-금(Ni-Au) 도금층(80a, 80b)이 형성된 구리계 리드 프레임(70)을 이용한 반도체 패키지이다.2 is a cross-sectional view showing a semiconductor package using a copper-based lead frame having a nickel-gold plated film according to the present invention. Referring to FIG. 2, the semiconductor package 50 according to the present invention is a copper-based lead frame 70 in which nickel-gold (Ni-Au) plating layers 80a and 80b are formed instead of a copper-based lead frame in which a nickel-palladium plating layer is formed. ) Is a semiconductor package using.
니켈-금 도금층(80a, 80b)이 형성된 구리계 리드 프레임(70)을 이용한 반도체 패키지(50)에 대하여 설명하면, 상부면에 복수개의 전극 패드(62)가 형성된 반도체 칩(60)과, 반도체 칩(60)이 실장되는 구리계 리드 프레임(70)과, 반도체 칩(60)과 구리계 리드 프레임의 리드(73) 사이의 전기적 연결 부분을 액상의 성형 수지로 봉합하여 형성한 패키지 몸체(77)로 구성된다.Referring to the semiconductor package 50 using the copper-based lead frame 70 having the nickel-gold plating layers 80a and 80b, the semiconductor chip 60 having the plurality of electrode pads 62 formed on the upper surface thereof, and the semiconductor The package body 77 formed by sealing a copper lead frame 70 on which the chip 60 is mounted, and an electrical connection portion between the semiconductor chip 60 and the lead 73 of the copper lead frame with a liquid molding resin. It is composed of
구리계 리드 프레임(70)은 반도체 칩(60)이 접착제(75)에 의해 부착되는 다이 패드(71)와, 다이 패드(71)를 향하여 뻗어 있는 복수개의 내부 리드(72)와, 내부 리드(72)와 일체로 형성되어 패키지 몸체(77) 밖으로 뻗어 있는 복수개의 외부 리드(74)를 포함하며, 외부 리드(74)는 인쇄회로기판의 실장 형태에 맞게 절곡된다. 본 발명의 실시예에 따른 외부 리드(74)는 걸 윙 타입으로 절곡되어 있다. 그리고, 반도체 칩의 전극 패드(62)와 내부 리드(72)의 선단 부분은 금 재질의 본딩 와이어(66)에 의해 전기적으로 접속된다.The copper-based lead frame 70 includes a die pad 71 to which the semiconductor chip 60 is attached by an adhesive 75, a plurality of internal leads 72 extending toward the die pad 71, and an internal lead ( It is formed integrally with 72 and includes a plurality of external leads 74 extending out of the package body 77, the external leads 74 are bent to fit the mounting form of the printed circuit board. The outer lead 74 according to the embodiment of the present invention is bent into a hook wing type. The tip portion of the electrode pad 62 and the inner lead 72 of the semiconductor chip are electrically connected by a bonding wire 66 made of gold.
그리고, 본 발명의 실시예에서는 본딩 와이어(66)가 접속되는 내부 리드(72)의 선단 부분과, 외부 리드(74)의 표면에 소정의 두께로 니켈 도금층(82)과, 금 도금층(81)이 차례로 형성된다. 도면부호 80a는 외부 리드(74)의 표면에 소정의 두께로 형성된 니켈-금 도금층을 가리키고, 도면부호 80b는 내부 리드(72)의 선단 부분에 소정의 두께로 형성된 니켈-금 도금층을 가리킨다.In the embodiment of the present invention, the nickel plated layer 82 and the gold plated layer 81 have a predetermined thickness on the front end portion of the inner lead 72 to which the bonding wire 66 is connected, the surface of the outer lead 74. This is formed in turn. Reference numeral 80a denotes a nickel-gold plating layer formed to a predetermined thickness on the surface of the outer lead 74, and reference numeral 80b denotes a nickel-gold plating layer formed to a predetermined thickness on the tip portion of the inner lead 72. As shown in FIG.
먼저, 니켈 도금층(82)은 와이어 본딩 공정 중의 열 충격에 의한 구리의 확산을 막는 확산 장벽(Diffusion Barrier)으로서 역할을 담당한다. 니켈 도금층(82)은 15 내지 100마이크로인치 두께로 도금된다.First, the nickel plating layer 82 serves as a diffusion barrier to prevent diffusion of copper by thermal shock during the wire bonding process. Nickel plated layer 82 is plated to a thickness of 15 to 100 microinches.
니켈 도금층(82) 위에 최소 1마이크로인치 이상으로 금 도금층(81)이 형성되며, 내부 리드(72)의 선단 부분에 도금된 니켈-금 도금층(80b)은 본딩 와이어(66)와의 양호한 접합 신뢰성을 구현하며, 외부 리드(74)에 도금된 니켈-금 도금층(80a)은 솔더와의 양호한 납땜 신뢰성을 구현한다. 즉, 금 재질의 본딩 와이어(66)와 동종 금속인 금 도금층(81)이 내부 리드(72)의 선단면에 형성되어 있기 때문에, 본딩 와이어(66)와 내부 리드(72) 사이의 양호한 접합 신뢰성을 확보할 수 있고, 외부 리드(74)에 도금된 금 도금층(81)은 또한 젖음성(Wetting)이 좋기 때문에, 솔더와의 양호한 납땜 신뢰성을 확보할 수 있다. 즉, 금 도금층(81)은 납땜 공정 온도인 약 245℃에서는 이론적으로 표면에 산화물의 형성이 불가능하며, 납땜시 박막인 금 도금층(81)은 원자확산에 의해 순간적으로 녹아 그 하층의 니켈 도금층(82)과 솔더의 접합을 용이하게 한다.The gold plating layer 81 is formed on the nickel plating layer 82 at least 1 micro inch or more, and the nickel-gold plating layer 80b plated at the tip portion of the inner lead 72 provides good bonding reliability with the bonding wire 66. In addition, the nickel-gold plating layer 80a plated on the outer lead 74 realizes good soldering reliability with the solder. That is, since the gold bonding layer 66 and the gold plating layer 81 which are the same metal are formed in the front end surface of the inner lead 72, the favorable bonding reliability between the bonding wire 66 and the inner lead 72 is carried out. In addition, since the gold plating layer 81 plated on the external lead 74 also has good wetting, good soldering reliability with the solder can be ensured. That is, the gold plating layer 81 is theoretically impossible to form an oxide on the surface at the soldering process temperature of about 245 ° C. The gold plating layer 81, which is a thin film during soldering, instantly melts by atomic diffusion, and the nickel plating layer underneath ( 82) to facilitate the bonding of the solder.
그리고, 내부 리드(72)의 선단부와 외부 리드(74)에만 니켈-금 도금층(80a, 80b)을 형성함으로써, 반도체 패키지(50) 내로 수분이 흡습되는 최초의 접합 경계면인 외부 리드(74)와 이어진 내부 리드(72)의 부분이 니켈-금 도금층(80a, 80b)으로 도금되지 않은 구리 재질이고, 성형 수지와 직접 접착계면을 형성하기 때문에, 반도체 패키지(50) 내로의 수분이 흡습되는 경로를 차단한다. 즉, 흡습에 따른 반도체 패키지(50)의 신뢰성이 떨어지는 것을 방지할 수 있다.By forming the nickel-gold plated layers 80a and 80b only at the front end portion of the inner lead 72 and the outer lead 74, the outer lead 74, which is the first bonding interface where moisture is absorbed into the semiconductor package 50, is formed. Since the portion of the inner lead 72 which is continued is a copper material which is not plated with the nickel-gold plating layers 80a and 80b, and forms an adhesive interface directly with the molding resin, the path of moisture absorption into the semiconductor package 50 is absorbed. Block it. That is, the reliability of the semiconductor package 50 due to moisture absorption can be prevented from falling.
도 2에서는 니켈-금 도금층(80a, 80b)이 형성된 구리계 리드 프레임(70)을 이용한 반도체 패키지(50)를 도시하였지만, 본 발명에 따른 다른 실시예로서 주석-금(Sn-Au) 도금층이 형성된 구리계 리드 프레임을 이용한 반도체 패키지로도 구현이 가능하다. 한편, 주석-금 도금층이 형성된 구리계 리드 프레임을 이용한 반도체 패키지의 구조는 도 2에 도시된 반도체 패키지와 구조가 동일하기 때문에, 별도의 도면의 도시 및 구조에 대한 상세한 설명은 생략하고, 주석-금 도금층의 도금층을 형성한 이유를 중심으로 설명하겠다.Although FIG. 2 illustrates a semiconductor package 50 using a copper-based lead frame 70 having nickel-gold plating layers 80a and 80b formed thereon, as another embodiment of the present invention, a tin-gold (Sn-Au) plating layer may be used. It can also be implemented as a semiconductor package using the formed copper-based lead frame. Meanwhile, since the structure of the semiconductor package using the copper-based lead frame having the tin-gold plated layer is the same as that of the semiconductor package shown in FIG. 2, detailed descriptions of the illustration and structure of the separate drawings will be omitted. The reason why the plating layer of the gold plating layer is formed will be explained.
주석 도금층은 본딩 와이어가 접합되는 내부 리드의 선단 부분과, 외부 리드의 표면에 30 내지 70마이크로인치 두께로 형성한다. 이와 같은 주석 도금층을 채택한 이유는, 주석은 구리와 동일한 면심 입방의 결정 구조(Face-Centerd Structure; F.C.C)를 갖기 때문에, 구리와 이종금속임에도 불구하고 구리와의 접합성이 뛰어나고, 납땜 공정에서 솔더와의 접합성이 뛰어나기 때문이다.The tin plating layer is formed in the tip portion of the inner lead to which the bonding wire is bonded and on the surface of the outer lead to have a thickness of 30 to 70 micro inches. The reason for adopting such a tin plated layer is that tin has the same face-centered structure (FCC) as copper, so it is excellent in bonding with copper despite being copper and dissimilar metals, It is because adhesiveness is excellent.
그리고, 주석 도금층 상에 금 도금층이 최소 1마이크로인치 이상의 두께로 도금하여 형성한다. 금 도금층을 채택한 이유는, 전술된 니켈-금 도금층에서 금 도금층을 형성한 이유와 거의 동일하다. 즉, 납땜 공정 온도인 약 245℃에서는 이론적으로 금 도금층 표면에 산화물의 형성이 불가능하고, 납땜시 박막인 금 도금층은 원자확산에 의해 순간적으로 녹아 그 하층의 주석과 솔더의 결합을 용이하게 하기 때문이다.Then, a gold plating layer is formed on the tin plating layer by plating with a thickness of at least 1 microinch or more. The reason for adopting the gold plating layer is almost the same as the reason for forming the gold plating layer in the above-described nickel-gold plating layer. That is, at the soldering process temperature of about 245 ° C, theoretically no oxide can be formed on the surface of the gold plating layer, and when soldering, the gold plating layer, which is a thin film, melts instantly by atomic diffusion, facilitating the bonding of tin and solder in the lower layer. to be.
한편, 주석은 융점이 232℃로 구리의 융점 1083℃보다 현저히 낮아 와이어 본딩 공정 중의 열 충격에 의해 구리가 확산될 경우, 주석 도금층이 구리의 확산을 충분히 막지 못해 구리가 주석 도금층을 통과해 주석 도금층 상에 산화물을 형성할 수도 있다. 그러나, 즉, 금 도금층은 산화적으로 가장 안정된 금속으로, 주석 도금층이 구리의 확산을 막지 못해 산화물이 발생하더라도 금 도금층이 구리의 확산 및 산화를 막는 역할을 하기 때문에, 전술된 바와 같은 문제점은 발생하지 않는다.On the other hand, the tin has a melting point of 232 ° C., which is significantly lower than the melting point of copper of 1083 ° C., when copper is diffused by thermal shock during the wire bonding process, the tin plated layer does not sufficiently prevent the diffusion of copper. An oxide can also be formed in. In other words, the gold plating layer is the most oxidatively stable metal, and since the gold plating layer prevents the diffusion and oxidation of the copper even though the tin plating layer does not prevent the diffusion of copper and the oxide is generated, the problems described above occur. I never do that.
한편, 본 발명에 따른 실시예에서는 반도체 칩이 다이 패드에 실장된 통상적인 반도체 패키지 구조를 설명하였지만, 내부 리드의 선단 부분이 반도체 칩의 상부면에 실장된 리드 온 칩 구조의 반도체 패키지에 있어서, 본딩 와이어가 접속되는 내부 리드의 선단부와 외부 리드에 니켈-금 도금층 또는 주석-금 도금층을 형성하더라도 본 발명의 기술적 사상의 범위를 벗어나는 것은 아니다.On the other hand, in the embodiment according to the present invention has been described a conventional semiconductor package structure in which the semiconductor chip is mounted on the die pad, in the semiconductor package of the lead-on chip structure in which the tip portion of the inner lead is mounted on the upper surface of the semiconductor chip, Even if the nickel-gold plated layer or the tin-gold plated layer is formed on the front end of the inner lead and the outer lead to which the bonding wire is connected, it does not depart from the scope of the inventive concept.
따라서, 본 발명의 구조를 따르면 내부 리드의 선단부 및 외부 리드에 니켈-금 도금층 또는 주석-금 도금층이 형성되기 때문에, 본딩 와이어와 내부 리드 사이의 양호한 와이어 본딩성과 외부 리드와 솔더 사이의 양호한 납땜성을 확보할 수 있다.Therefore, according to the structure of the present invention, since a nickel-gold plated layer or a tin-gold plated layer is formed at the tip of the inner lead and the outer lead, good wire bonding between the bonding wire and the inner lead and good solderability between the outer lead and the solder. Can be secured.
그리고, 패키지 몸체를 형성하는 성형수지와의 최초의 접착계면인 외부 리드에 이어진 내부 리드 부분이 구리 재질이기 때문에, 최초의 접착계면을 통한 수분이 패키지 몸체 내부로 흡습되는 것을 효과적으로 차단할 수 있다.In addition, since the inner lead portion connected to the outer lead, which is the first adhesive interface with the molding resin forming the package body, is made of copper, it is possible to effectively block moisture absorbed through the first adhesive interface into the package body.
Claims (4)
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Application Number | Priority Date | Filing Date | Title |
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KR1019980054821A KR20000039475A (en) | 1998-12-14 | 1998-12-14 | Semiconductor package |
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KR1019980054821A KR20000039475A (en) | 1998-12-14 | 1998-12-14 | Semiconductor package |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100797970B1 (en) * | 2006-06-29 | 2008-01-24 | 서울반도체 주식회사 | Light emitting diode |
CN110299626A (en) * | 2019-07-23 | 2019-10-01 | 西安伟京电子制造有限公司 | Outer lead attachment device and outer lead connection method inside a kind of power module |
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1998
- 1998-12-14 KR KR1019980054821A patent/KR20000039475A/en not_active Application Discontinuation
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