KR20000032900A

KR20000032900A - Fabrication method of thin film actuated mirror array

Info

Publication number: KR20000032900A
Application number: KR1019980049523A
Authority: KR
Inventors: 김화년
Original assignee: 전주범; 대우전자 주식회사
Priority date: 1998-11-18
Filing date: 1998-11-18
Publication date: 2000-06-15

Abstract

PURPOSE: A fabrication method of thin film actuated mirror array is provided to form a flat and stable mirror to increase efficiency on incident light. CONSTITUTION: A fabrication method of thin film actuated mirror array comprises steps of: forming an actuator(210) on an active matrix(100); forming support elements(175) between the active matrix and the actuator; forming a second sacrifice layer(300) and photoresist on the actuator and the support elements; forming a hard mask(330) on the photoresist and then patterning the photoresist and the second sacrifice layer using the hard mask, thereby forming a post hole and removing the hard mask; forming a stress control layer(340) on the photoresist and the post hole; and forming a mirror(260) on the stress control layer.

Description

Manufacturing method of thin film type optical path control device

본 발명은 TMA(Thin-film Micromirror Array-Actuated)를 이용한 박막형 광로조절 장치의 제조 방법에 관한 것으로, 보다 상세하게는 평탄한 거울을 형성할 수 있는 박막형 광로조절 장치의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a thin film type optical path control apparatus using thin-film micromirror array-actuated (TMA), and more particularly, to a method for manufacturing a thin film type optical path control apparatus capable of forming a flat mirror.

광학 에너지를 스크린 상에 투영하기 위한 광로 조절 장치 또는 공간적 광 변조기는 광통신, 화상 처리 및 정보 디스플레이 장치와 같은 다양한 분야에 응용될 수 있다. 통상적으로 이러한 광변조기를 이용한 화상 처리 장치들은 광학 에너지를 스크린 상에 표시하는 방법에 따라 직시형 화상 표시 장치와 투사형 화상 표시 장치로 구분된다.Optical path control devices or spatial light modulators for projecting optical energy onto the screen can be applied to a variety of applications such as optical communications, image processing and information display devices. Typically, image processing apparatuses using such an optical modulator are classified into a direct view type image display device and a projection type image display device according to a method of displaying optical energy on a screen.

직시형 화상 표시 장치의 예로서는 CRT(Cathode Ray Tube)를 들 수 있는데, 이러한 CRT 장치는 소위 브라운관으로 불리는 것으로서 화질은 우수하나 화면의 대형화에 따라 그 중량과 용적이 증가하여 제조 비용이 상승하게 되는 문제가 있다. 투사형 화상 표시 장치로는 액정 표시 장치(LCD), DMD(Deformable Mirror Device) 및 AMA(Actuated Mirror Array)를 들 수 있다. 이러한 투사형 화상 표시 장치는 다시 그들의 광학적 특성에 따라 2개의 그룹으로 나뉠 수 있다. 즉, LCD와 같은 장치는 전송 광 변조기로 분류될 수 있는데 반하여, DMD 및 AMA는 반사 광 변조기로 분류될 수 있다.An example of a direct-view image display device is a CRT (Cathode Ray Tube). The CRT device is called a CRT, which has excellent image quality but increases in weight and volume as the screen is enlarged, leading to an increase in manufacturing cost. There is. Examples of the projection image display apparatus include a liquid crystal display (LCD), a deformable mirror device (DMD), and an actuator mirror array (AMA). Such projection image display devices can be further divided into two groups according to their optical characteristics. That is, devices such as LCDs can be classified as transmit light modulators, while DMD and AMA can be classified as reflected light modulators.

LCD와 같은 전송 광 변조기는 광학적 구조가 매우 간단하므로, 얇게 형성하여 중량을 가볍게 할 수 있으며 용적을 줄이는 것이 가능하다. 그러나, 빛의 극성으로 인하여 광효율이 낮으며, 액정 재료에 고유하게 존재하는 문제, 예를 들면 응답 속도가 느리고 그 내부가 과열되기 쉬운 단점이 있다. 또한, 현존하는 전송 광 변조기의 최대 광효율은 1∼2% 범위로 한정되며, 수용 가능한 디스플레이 품질을 제공하기 위해서 암실 조건을 필요로 한다. 따라서, 상술한 문제점들을 해결하기 위하여 DMD 및 AMA와 같은 광 변조기가 개발되었다.Transmission optical modulators, such as LCDs, have a very simple optical structure, which makes them thinner, lighter in weight, and smaller in volume. However, due to the polarity of the light, the light efficiency is low, there is a problem inherent in the liquid crystal material, for example, there is a disadvantage that the response speed is slow and the inside is easy to overheat. In addition, the maximum light efficiency of existing transmission light modulators is limited in the range of 1-2% and requires dark room conditions to provide acceptable display quality. Therefore, optical modulators such as DMD and AMA have been developed to solve the above problems.

DMD는 5% 정도의 비교적 양호한 광효율을 나타내지만, DMD에 채용된 힌지 구조물에 의해서 심각한 피로 문제가 발생할 뿐만 아니라, 매우 복잡하고 값비싼 구동 회로가 요구된다는 단점이 있다. AMA는 그 내부에 설치된 각각의 거울들이 광원으로부터 입사되는 빛을 소정의 각도로 반사하고, 상기 반사된 빛이 슬릿이나 핀홀과 같은 개구를 통과하여 스크린에 투영되어 화상을 맺도록 광속을 조절할 수 있는 장치이다. 따라서, 그 구조와 동작 원리가 간단하며, LCD나 DMD에 비해 높은 광효율(10% 이상의 광효율)을 얻을 수 있다. 또한, 스크린에 투영되는 화상의 콘트라스트가 향상되어 보다 밝고 선명한 화상을 얻을 수 있다.Although DMD shows a relatively good light efficiency of about 5%, the hinge structure employed in the DMD not only causes serious fatigue problems, but also requires a very complicated and expensive driving circuit. AMA reflects the light incident from the light source at a predetermined angle, and each mirror installed therein adjusts the luminous flux so that the reflected light is projected on the screen through an opening such as a slit or pinhole to form an image. Device. Therefore, its structure and operation principle are simple, and high light efficiency (more than 10% light efficiency) can be obtained compared to LCD or DMD. In addition, the contrast of the image projected on the screen is improved to obtain a brighter and clearer image.

이러한 AMA 장치는 크게 벌크형(bulk type)과 박막형(thin film type)으로 구분된다. 상기 벌크형 광로 조절 장치는 Gregory Um 등에게 허여된 미합중국 특허 제5,085,497호에 개시되어 있다. 벌크형 광로 조절 장치는 다층 세라믹을 얇게 절단하여 내부에 금속 전극이 형성된 세라믹 웨이퍼를 트랜지스터가 내장된 액티브 매트릭스에 장착한 후, 쏘잉(sawing) 방법을 사용하여 가공하고 그 상부에 거울을 설치함으로써 이루어진다. 그러나, 벌크형 광로 조절 장치는 설계 및 제조에 있어서 매우 높은 정밀도가 요구되며, 변형층의 응답이 느리다는 단점이 있다.These AMA devices are largely divided into bulk type and thin film type. The bulk optical path control device is disclosed in US Pat. No. 5,085,497 to Gregory Um et al. The bulk optical path adjusting device is made by thinly cutting a multilayer ceramic to mount a ceramic wafer having a metal electrode formed therein in an active matrix in which a transistor is embedded, and then processing by using a sawing method and installing a mirror on the top. However, the bulk optical path control device requires very high precision in design and manufacturing, and has a disadvantage in that the response of the strained layer is slow.

이에 따라, 반도체 제조 공정을 이용하여 제조할 수 있는 박막형 광로 조절 장치(TMA)가 개발되었다. 이러한 박막형 광로 조절 장치는 본 출원인이 1998년 11월 13일 대한민국 특허청에 특허 출원한 특허출원 제98-48718호(발명의 명칭 : 박막형 광로조절 장치의 제조 방법)에 개시되어 있다.Accordingly, a thin film type optical path control device (TMA) that can be manufactured using a semiconductor manufacturing process has been developed. Such a thin film type optical path control device is disclosed in Korean Patent Application No. 98-48718 (name of the invention: a method of manufacturing a thin film type optical path control device) filed by the applicant of the Korean Patent Office on November 13, 1998.

도 1은 상기 선행 출원에 기재된 박막형 광로 조절 장치의 사시도를 도시한 것이며, 도 2는 도 1의 장치를 A₁-A₂선으로 자른 단면도를 도시한 것이다.FIG. 1 shows a perspective view of a thin film type optical path adjusting device described in the above prior application, and FIG. 2 shows a cross-sectional view of the device of FIG. 1 taken along line A ₁ -A ₂ .

도 1 및 도 2를 참조하면, 상기 박막형 광로 조절 장치는, 액티브 매트릭스(16), 지지요소(18), 액츄에이터(31) 및 거울(41)을 포함한다.1 and 2, the thin film type optical path adjusting device includes an active matrix 16, a support element 18, an actuator 31, and a mirror 41.

도 2를 참조하면, 액티브 매트릭스(16)는, M×N(M, N은 자연수) 개의 P-MOS 트랜지스터(5)가 내장된 기판(1), P-MOS 트랜지스터(5)의 드레인(2) 및 소오스(3)로부터 연장되어 기판(1)의 상부에 형성된 제1 금속층(8), 제1 금속층(8)의 상부에 순차적으로 형성된 제1 보호층(9), 제2 금속층(10), 제2 보호층(12) 및 식각 방지층(13)을 포함한다.Referring to FIG. 2, the active matrix 16 includes a substrate 1 in which M × N (M and N are natural numbers) P-MOS transistors 5 and drains 2 of the P-MOS transistors 5. And the first metal layer 8 formed on the substrate 1, the first protective layer 9, and the second metal layer 10 sequentially formed on the first metal layer 8, extending from the source 3. , A second protective layer 12 and an etch stop layer 13.

도 1을 참조하면, 지지요소(18)는 지지라인(20), 지지층(19), 제1 앵커(21) 및 제2 앵커들(22a, 22b)을 포함한다. 지지라인(20) 및 지지층(19)은 제1 에어갭(15)을 개재하여 식각방지층(13)의 상부에 수평하게 형성되며, 지지라인(20) 상에는 공통전극선(32)이 형성된다. 지지층(19)은 직사각고리의 형상으로 지지라인(20)과 동일 평면상에서 직교하는 방향을 따라 일체로 형성된다. 지지층(19) 중 지지라인(20)과 직교하는 방향으로 수평하게 연장된 2개의 암들 사이의 하부에는 제1 앵커(21)가 상기 2개의 암들과 일체로 형성되어 식각방지층(13)에 부착되며, 상기 2개의 암들의 외측 하부에는 2개의 제2 앵커들(22a, 22b)이 각기 상기 2개의 암들과 일체로 형성되어 식각방지층(13)에 부착된다. 지지층(19)은 제1 앵커(21)에 의해 중앙부가 지지되며 제2 앵커들(22a, 22b)에 의해 양측부가 지지된다. 제1 앵커(21)는 식각방지층(13) 중 아래에 제1 금속층(8)의 드레인 패드가 위치한 부분에 형성된다. 제1 앵커(21)의 중앙부로부터 제1 금속층(8)의 드레인패드까지는 비어홀(38)이 형성된다.Referring to FIG. 1, the support element 18 comprises a support line 20, a support layer 19, a first anchor 21 and second anchors 22a, 22b. The support line 20 and the support layer 19 are horizontally formed on the etch stop layer 13 via the first air gap 15, and the common electrode line 32 is formed on the support line 20. The support layer 19 is integrally formed along the direction orthogonal to the support line 20 in the shape of a rectangular ring on the same plane. A first anchor 21 is integrally formed with the two arms and attached to the etch stop layer 13 at a lower portion between the two arms horizontally extending in a direction orthogonal to the support line 20 of the support layer 19. Two second anchors 22a and 22b are formed integrally with the two arms and attached to the etch stop layer 13, respectively, on the outer lower portion of the two arms. The support layer 19 is supported by the first anchor 21 at the center portion and supported by the second anchors 22a and 22b at both sides. The first anchor 21 is formed at a portion of the etch stop layer 13 where the drain pad of the first metal layer 8 is positioned. A via hole 38 is formed from the central portion of the first anchor 21 to the drain pad of the first metal layer 8.

액츄에이터(31)는 하부전극(24), 제1 변형층(26), 제2 변형층(27), 제1 상부전극(29) 및 제2 상부전극(30)을 포함한다. 하부전극(24)은 지지라인(20)에 대하여 소정의 거리만큼 이격된 거울상의 'ㄷ'자의 형상을 가지며, 하부전극(24)의 일측의 양측부에는 제1 앵커(21)를 향하여 계단형으로 돌출부들이 서로 대응하여 형성된다. 하부전극(24)의 돌출부들은 각기 제1 앵커(21)에 형성된 비어 홀(38)의 주위까지 연장된다. 비어컨택(39)은 제1 금속층(8)의 드레인패드로부터 비어홀(38)을 통하여 하부전극(24)의 돌출부들까지 형성되어 드레인패드와 하부전극(24)을 전기적으로 연결한다. 하부전극(24)의 2개의 암들은 각기 직사각평판의 형상을 가지며, 제1 및 제2 변형층(26, 27)은 각기 하부전극(24)의 2개의 암들보다 좁은 면적의 직사각평판의 형상을 갖고 하부전극(24)의 2개의 암들의 상부에 형성되며, 제1 및 제2 상부전극(29, 30)은 각기 제1 및 제2 변형층(26, 27)보다 좁은 면적의 직사각평판의 형상을 갖고 제1 및 제2 변형층(26, 27)의 상부에 형성된다.The actuator 31 includes a lower electrode 24, a first strained layer 26, a second strained layer 27, a first upper electrode 29, and a second upper electrode 30. The lower electrode 24 has a mirror-shaped 'c' shape spaced apart from the support line 20 by a predetermined distance, and is stepped toward the first anchor 21 on both sides of one side of the lower electrode 24. The protrusions are formed corresponding to each other. The protrusions of the lower electrode 24 extend to the periphery of the via hole 38 formed in the first anchor 21, respectively. The via contact 39 is formed from the drain pad of the first metal layer 8 to the protrusions of the lower electrode 24 through the via hole 38 to electrically connect the drain pad and the lower electrode 24. The two arms of the lower electrode 24 each have a shape of a rectangular plate, and the first and second deformable layers 26 and 27 each have a shape of a rectangular plate having a smaller area than the two arms of the lower electrode 24. And formed on top of two arms of the lower electrode 24, and the first and second upper electrodes 29 and 30 have a shape of a rectangular flat plate having a smaller area than the first and second deformable layers 26 and 27, respectively. And are formed on top of the first and second strained layers 26, 27.

제1 상부전극(29)의 일측으로부터 지지층(19)의 일부까지 제1 절연층(34)이 형성되며, 제1 상부전극(29)의 일측으로부터 제1 절연층(34) 및 지지층(19)의 일부를 통하여 공통전극선(32)까지 제1 상부전극연결부재(36)가 형성된다.The first insulating layer 34 is formed from one side of the first upper electrode 29 to a part of the supporting layer 19, and the first insulating layer 34 and the supporting layer 19 from one side of the first upper electrode 29. The first upper electrode connecting member 36 is formed up to the common electrode line 32 through a portion of the upper electrode connecting member 36.

상기 거울상의 'ㄷ'자형의 하부전극(24) 중 제1 및 제2 상부전극(29, 30)이 형성되지 않은 부분, 즉 지지라인(20)에 대하여 나란하게 형성된 부분에는 거울(41)을 지지하는 포스트(40)가 형성된다. 거울(41) 및 그 하부의 응력조절층(46)은 포스트(40)에 의하여 중앙부가 지지되며 양측부가 제2 에어 갭(43)을 개재하여 액츄에이터(31)의 상부에 수평하게 형성된다. 거울(41)은 광원(도시되지 않음)으로부터 입사되는 광을 소정의 각도로 반사한다.A mirror 41 is formed at a portion of the mirror-shaped 'c'-shaped lower electrode 24 in which the first and second upper electrodes 29 and 30 are not formed, that is, parallel to the support line 20. A supporting post 40 is formed. The mirror 41 and the stress regulating layer 46 thereunder are supported by the post 40 in the center portion, and both sides thereof are formed horizontally on the upper portion of the actuator 31 via the second air gap 43. The mirror 41 reflects light incident from a light source (not shown) at a predetermined angle.

이하 상술한 박막형 광로 조절 장치의 제조 방법을 도면을 참조하여 설명한다.Hereinafter, a method of manufacturing the above-described thin film type optical path control apparatus will be described with reference to the drawings.

도 3a 내지 도 3c는 도 1 및 도 2에 도시한 장치의 제조 방법을 설명하기 위한 도면들이다.3A to 3C are diagrams for describing a method of manufacturing the apparatus shown in FIGS. 1 and 2.

도 3a를 참조하면, n형으로 도핑된 실리콘 웨이퍼인 기판(1)에 실리콘부분산화법(LOCOS)을 이용하여 액티브영역 및 필드영역을 구분하기 위한 소자분리막(6)을 형성한다. 이어서, 상기 액티브영역의 상부에 폴리실리콘과 같은 도전물질로 이루어진 게이트(4)를 형성한 후, 이온주입 공정을 이용하여 p⁺소오스(3) 및 드레인(2)을 형성함으로써, 기판(1)에 M×N(M, N은 정수)개의 P-MOS 트랜지스터(5)를 형성한다.Referring to FIG. 3A, a device isolation layer 6 is formed on a substrate 1, which is an n-type doped silicon wafer, by using a silicon partial oxidation method (LOCOS) to distinguish an active region from a field region. Subsequently, after the gate 4 made of a conductive material such as polysilicon is formed on the active region, the substrate 1 is formed by forming a p ⁺ source 3 and a drain 2 using an ion implantation process. M-N (M, where N is an integer) P-MOS transistors 5 are formed on the substrate.

P-MOS 트랜지스터(5)가 형성된 기판(2)의 상부에 산화물로 이루어진 절연막(7)을 형성한 후, 사진식각 방법을 사용하여 소오스(3) 및 드레인(2)의 일측 상부를 각각 노출시키는 홀(도시되지 않음)을 형성한다. 계속하여, 상기 홀이 형성된 결과물의 상부에 티타늄, 질화티타늄, 텅스텐 및 질화물 등으로 이루어진 제1 금속층(8)을 증착한 후 제1 금속층(8)을 사진식각 방법으로 패터닝한다. 이와 같이 패터닝된 제1 금속층(8)은 상기 P-MOS 트랜지스터(5)의 드레인(2)으로부터 제1 앵커(21)까지 연장되는 드레인패드를 포함한다.After the insulating film 7 made of oxide is formed on the substrate 2 on which the P-MOS transistor 5 is formed, each of the upper portions of the source 3 and the drain 2 is exposed by using a photolithography method. Form a hole (not shown). Subsequently, after depositing the first metal layer 8 made of titanium, titanium nitride, tungsten, nitride, or the like on the resultant, the first metal layer 8 is patterned by photolithography. The patterned first metal layer 8 includes a drain pad extending from the drain 2 of the P-MOS transistor 5 to the first anchor 21.

제1 금속층(8) 및 트랜지스터(5)가 형성된 기판(1)의 상부에는 후속하는 공정 동안 트랜지스터(5)가 내장된 기판(1)이 손상을 입는 것을 방지하는 제1 보호층(9)이 형성된다. 제1 보호층(9)은 인실리케이트유리(PSG)를 화학 기상 증착(CVD) 방법으로 8000Å의 두께를 가지도록 형성한다.On top of the substrate 1 on which the first metal layer 8 and the transistor 5 are formed, there is a first protective layer 9 which prevents damage to the substrate 1 containing the transistor 5 during the subsequent process. Is formed. The first protective layer 9 is formed of the silicate glass (PSG) to have a thickness of 8000 kPa by chemical vapor deposition (CVD).

제1 보호층(9)의 상부에는 광원으로부터 입사되는 광이 거울(41)뿐만 아니라, 거울(41)이 덮고 있는 부분을 제외한 부분에도 입사됨으로 인하여, 액티브 매트릭스(16)에 광전류가 흘러 소자가 오동작을 일으키는 것을 방지하는 제2 금속층(10)이 형성된다. 제2 금속층(10)은 티타늄층과 질화티타늄층으로 구성된다. 상기 티타늄층은 스퍼터링 방법을 사용하여 300Å의 두께로 형성되며, 질화티타늄층은 상기 티타늄층의 상부에 물리기상증착(PVD) 방법을 사용하여 1200Å의 두께를 갖도록 형성된다. 이어서, 제2 금속층(10) 중 후속 공정에서 비어홀(38)이 형성될 부분, 즉 그 아래에 제1 금속층(8)의 드레인패드가 형성되어 있는 부분을 식각하여 제2 금속층(30)에 홀(도시되지 않음)을 형성한다.Since the light incident from the light source is incident on the upper portion of the first protective layer 9 as well as the mirror 41, but not at the portion covered by the mirror 41, a photocurrent flows through the active matrix 16. The second metal layer 10 is formed to prevent the malfunction. The second metal layer 10 is composed of a titanium layer and a titanium nitride layer. The titanium layer is formed to a thickness of 300 kW using a sputtering method, and the titanium nitride layer is formed to have a thickness of 1200 kW using a physical vapor deposition (PVD) method on the titanium layer. Subsequently, a portion of the second metal layer 10 in which the via hole 38 is to be formed in a subsequent process, that is, a portion in which the drain pad of the first metal layer 8 is formed is etched to be etched into the second metal layer 30. (Not shown).

제2 금속층(10)의 상부에는 후속하는 공정 동안 기판(1) 및 기판(1) 상에 형성된 상기 결과물들이 손상을 입는 것을 방지하는 제2 보호층(12)이 적층된다. 제2 보호층(12)은 인실리케이트유리(PSG)를 화학기상증착 방법으로 2000Å의 두께를 가지도록 형성한다.On top of the second metal layer 10 a second protective layer 12 is laminated which prevents damage to the substrate 1 and the resulting products formed on the substrate 1 during subsequent processing. The second protective layer 12 is formed of a silicate glass (PSG) to have a thickness of 2000 kPa by chemical vapor deposition.

제2 보호층(12)의 상부에는 제2 보호층(12) 및 상기 액티브매트릭스(16) 상의 결과물들이 후속되는 식각 공정으로 인하여 식각되는 것을 방지하는 식각방지층(13)이 적층된다. 식각 방지층(13)은 산화규소(SiO₂) 또는 오산화인(P₂O₅) 등의 저온산화물(LTO)로 이루어진다. 식각방지층(13)은 저압화학기상증착(LPCVD) 방법으로 350∼450℃의 온도에서 0.2∼0.8㎛의 두께를 갖도록 형성한다. 따라서, 트랜지스터(5)가 내장된 기판(1), 제1 금속층(8), 제1 보호층(9), 제2 금속층(10), 제2 보호층(12) 및 식각방지층(13)을 포함하는 액티브매트릭스(16)가 완성된다.An etch stop layer 13 is stacked on top of the second passivation layer 12 to prevent the second passivation layer 12 and the results on the active matrix 16 from being etched due to a subsequent etching process. The etch stop layer 13 is made of low temperature oxide (LTO) such as silicon oxide (SiO ₂ ) or phosphorus pentoxide (P ₂ O ₅ ). The etch stop layer 13 is formed to have a thickness of 0.2 to 0.8 μm at a temperature of 350 to 450 ° C. by low pressure chemical vapor deposition (LPCVD). Accordingly, the substrate 1 having the transistor 5 embedded therein, the first metal layer 8, the first protective layer 9, the second metal layer 10, the second protective layer 12, and the etch stop layer 13 may be removed. The active matrix 16 is completed.

식각방지층(13)의 상부에는 제1 희생층(14)이 적층된다. 제1 희생층(14)은 폴리실리콘을 500℃ 이하의 온도에서 저압화학기상 증착(LPCVD) 방법으로 2.0∼3.0㎛의 두께를 갖도록 형성한다. 이어서, 제1 희생층(14)의 표면을 화학기계적연마(CMP) 방법을 이용하여 연마함으로써 제1 희생층이 1.1㎛의 두께를 갖도록 그 표면을 평탄화시킨다. 계속하여, 제1 희생층(14)의 상부에 제1 포토레지스트(도시되지 않음)를 도포하고 이를 패터닝한 후, 상기 제1 포토레지스트를 마스크로 이용하여 제1 희생층(14) 중 아래에 제2 금속층(10)의 홀이 형성된 부분 및 이와 양측으로 인접한 부분들을 식각하여 식각방지층(13)의 일부를 노출시킴으로써, 후에 형성되는 지지층(19)을 지지하는 제1 앵커(21) 및 제2 앵커들(22a, 22b)이 형성될 위치를 만든다. 이에 따라, 식각 방지층(13)이 소정의 거리만큼 이격된 3개의 사각형의 형상으로 노출된다. 그리고, 상기 제1 포토레지스트를 제거한다.The first sacrificial layer 14 is stacked on the etch stop layer 13. The first sacrificial layer 14 is formed to have a thickness of 2.0 to 3.0㎛ polysilicon at a temperature of 500 ℃ or less by low pressure chemical vapor deposition (LPCVD) method. Subsequently, the surface of the first sacrificial layer 14 is polished using a chemical mechanical polishing (CMP) method to planarize the surface of the first sacrificial layer so as to have a thickness of 1.1 mu m. Subsequently, after applying and patterning a first photoresist (not shown) on top of the first sacrificial layer 14, the first photoresist is used as a mask to form a lower portion of the first sacrificial layer 14. The first anchor 21 and the second supporting the support layer 19 formed later by etching a portion where the hole of the second metal layer 10 and portions adjacent to both sides are etched to expose a portion of the etch stop layer 13. Make the position where anchors 22a and 22b are to be formed. Accordingly, the etch stop layer 13 is exposed in the shape of three squares spaced apart by a predetermined distance. Then, the first photoresist is removed.

제1층(17)은 상기와 같이 사각형의 형상으로 노출된 식각 방지층(13)의 상부 및 제1 희생층(14)의 상부에 적층된다. 제1층(17)은 질화물 또는 금속과 같은 경질의 물질을 저압화학기상증착(LPCVD) 방법으로 0.1∼1.0㎛의 두께를 가지도록 형성한다. 하부전극층(23)은 제1층(17)의 상부에 적층된다. 하부전극층(23)은 백금(Pt), 탄탈륨(Ta) 또는 백금-탄탈륨(Pt-Ta) 등의 금속을 스퍼터링 방법 또는 화학기상증착 방법을 이용하여 0.1∼1.0㎛의 두께를 갖게 형성한다. 하부전극층(23)의 상부에는 압전 물질로 이루어진 제2층(25)이 적층된다. 제2층(25)은 졸-겔법으로 제조된 PZT를 스퍼터링하여 0.4㎛의 두께를 갖게 형성한다. 이어서, 제2층(25)을 구성하는 압전 물질을 급속 열처리(RTA) 방법으로 열처리하여 상변이시킨다. 상부전극층(28)은 제2층(25)의 상부에 적층된다. 상부전극층(28)은 백금, 탄탈륨, 은(Ag) 또는 백금-탄탈륨 등의 금속을 스퍼터링 방법 또는 화학기상증착 방법을 이용하여 0.1∼1.0㎛의 두께를 갖게 형성한다.The first layer 17 is stacked on the upper portion of the etch stop layer 13 and the first sacrificial layer 14 exposed in the shape of a rectangle as described above. The first layer 17 is formed to have a thickness of 0.1 to 1.0 μm of a hard material such as nitride or metal by low pressure chemical vapor deposition (LPCVD). The lower electrode layer 23 is stacked on top of the first layer 17. The lower electrode layer 23 is formed of a metal such as platinum (Pt), tantalum (Ta), or platinum-tantalum (Pt-Ta) to have a thickness of 0.1 to 1.0 μm using a sputtering method or a chemical vapor deposition method. A second layer 25 made of a piezoelectric material is stacked on the lower electrode layer 23. The second layer 25 is formed to have a thickness of 0.4 μm by sputtering PZT prepared by the sol-gel method. Subsequently, the piezoelectric material constituting the second layer 25 is subjected to heat treatment by a rapid heat treatment (RTA) method to cause phase shift. The upper electrode layer 28 is stacked on top of the second layer 25. The upper electrode layer 28 is formed of a metal such as platinum, tantalum, silver (Ag), or platinum-tantalum to have a thickness of 0.1 to 1.0 µm using a sputtering method or a chemical vapor deposition method.

도 3b를 참조하면, 상부전극층(28)의 상부에 제2 포토레지스트(도시되지 않음)를 도포하고 패터닝한 후, 이를 마스크로 이용하여 상부전극층(28)을 각기 직사각 평판의 형상을 가지며, 서로 소정의 거리만큼 이격되어 나란하게 형성된 제1 및 제2 상부전극(29, 30)으로 패터닝한 다음, 제2 포토레지스트를 제거한다.Referring to FIG. 3B, after applying and patterning a second photoresist (not shown) on the upper electrode layer 28, the upper electrode layer 28 has a rectangular plate shape using the upper electrode layer 28 as a mask. After patterning the first and second upper electrodes 29 and 30 side by side separated by a predetermined distance, the second photoresist is removed.

계속하여, 상부전극층(28)을 패터닝하는 방법과 동일한 방법으로 제2층(25)을 패터닝하여 각기 직사각 평판의 형상을 가지며, 서로 소정의 거리만큼 이격되어 나란하게 형성된 제1 및 제2 변형층(26, 27)을 형성한다. 이 경우, 도 1에 도시한 바와 같이, 제1 및 제2 변형층(26, 27)은 각기 제1 및 제2 상부전극(29, 30)보다 약간 넓은 면적의 직사각 평판의 형상을 갖게 패터닝된다. 이어서, 상부전극층(28)을 패터닝하는 방법과 동일한 방법으로 하부전극층(23)을 패터닝하여 후에 형성되는 지지라인(20)에 대하여 거울상의 'ㄷ'자의 형상을 가지며, 제1 앵커(21)를 향하여 계단형으로 형성된 돌출부들을 갖는 하부전극(24)을 형성한다. 이 경우, 하부전극(24)의 2개의 암들은 각기 제1 및 제2 변형층(26, 27)보다 넓은 면적의 직사각 평면의 형상을 갖는다. 또한, 하부전극층(23)을 패터닝할 때, 제1층(17)의 일측 상부에 하부전극(24)과 수직한 방향으로 공통전극선(32)이 하부전극(24)과 동시에 형성된다. 공통전극선(32)은 후에 형성되는 지지라인(20)의 상부에 하부전극(24)과 소정의 거리만큼 이격되어 형성된다.Subsequently, the second layer 25 is patterned in the same manner as the patterning of the upper electrode layer 28 to form a rectangular flat plate, and the first and second deformed layers formed side by side with a predetermined distance apart from each other. To form (26, 27). In this case, as shown in FIG. 1, the first and second deformable layers 26 and 27 are patterned to have a rectangular flat plate having a slightly larger area than the first and second upper electrodes 29 and 30, respectively. . Subsequently, the lower electrode layer 23 is patterned in the same manner as the patterning of the upper electrode layer 28 to have a mirror-shaped 'c' shape for the support line 20 formed later, and the first anchor 21 is To form a lower electrode 24 having protrusions formed stepwise. In this case, the two arms of the lower electrode 24 have a rectangular planar shape with a larger area than the first and second deforming layers 26 and 27, respectively. In addition, when the lower electrode layer 23 is patterned, the common electrode line 32 is formed simultaneously with the lower electrode 24 in a direction perpendicular to the lower electrode 24 on one side of the first layer 17. The common electrode line 32 is formed to be spaced apart from the lower electrode 24 by a predetermined distance on the support line 20 formed later.

계속하여, 제1층(17)을 패터닝하여 지지층(19), 지지라인(20), 제1 앵커(21) 그리고 제2 앵커들(22a, 22b)을 포함하는 지지요소(18)를 형성한다. 이 때, 제1층(17) 중 상기 3개의 사각형의 형상으로 노출된 식각 방지층(13)에 접촉되는 부분 중 양측부는 제2 앵커들(22a,22b)이 되며, 중앙부는 제1 앵커(21)가 된다. 제1 앵커(21) 및 제2 앵커들(22a,22b)은 각기 사각 상자의 형상을 가지며, 제1 앵커(21)의 아래에는 제2 금속층(10)의 홀 및 제1 금속층(8)의 드레인패드가 형성되어 있다.Subsequently, the first layer 17 is patterned to form a support element 18 comprising a support layer 19, a support line 20, a first anchor 21 and second anchors 22a, 22b. . At this time, both sides of the first layer 17 which are in contact with the etch stop layer 13 exposed in the shape of the three quadrangles are the second anchors 22a and 22b, and the central portion of the first layer 17 is the first anchor 21. ) Each of the first anchor 21 and the second anchors 22a and 22b has a rectangular box shape, and a hole of the second metal layer 10 and a hole of the first metal layer 8 are disposed below the first anchor 21. A drain pad is formed.

계속하여, 지지요소(18) 및 액츄에이터(31)의 상부에 제3 포토레지스트(도시되지 않음)를 도포하고 패터닝하여 지지라인(19) 상에 형성된 공통전극선(32)으로부터 제1 및 제2 상부전극(29, 30)의 일부를 노출시킨다. 이 때, 제1 앵커(21)로부터 하부전극(24)의 돌출부까지도 함께 노출된다. 이어서, 상기 노출된 부분에 아몰퍼스실리콘 또는 저온산화물인 산화규소 또는 오산화인 등을 증착하고 이를 패터닝함으로써, 제1 상부전극(29)의 일부로부터 제1 변형층(26) 및 하부전극(24)을 통하여 지지층(19)의 일부까지 제1 절연층(34)을 형성하고, 동시에 제2 상부전극(30)의 일부로부터 제2 변형층(27) 및 하부전극(24)을 통하여 지지층(19)의 일부까지 제2 절연층(35)을 형성한다. 제1 및 제2 절연층(34, 35)은 저압화학기상증착(LPCVD) 방법을 사용하여 각기 0.2∼0.4㎛의 두께를 갖게 형성한다.Subsequently, a third photoresist (not shown) is applied and patterned on the support element 18 and the actuator 31 to form first and second upper portions from the common electrode line 32 formed on the support line 19. A portion of the electrodes 29 and 30 are exposed. At this time, even the protrusion of the lower electrode 24 is exposed together from the first anchor 21. Subsequently, the first strained layer 26 and the lower electrode 24 are removed from a part of the first upper electrode 29 by depositing and patterning amorphous silicon or low temperature oxide silicon oxide or phosphorus pentoxide on the exposed portion. The first insulating layer 34 is formed up to a part of the support layer 19, and at the same time, the support layer 19 is formed through the second strained layer 27 and the lower electrode 24 from a part of the second upper electrode 30. The second insulating layer 35 is formed to a part. The first and second insulating layers 34 and 35 are formed to have a thickness of 0.2 to 0.4 탆, respectively, using low pressure chemical vapor deposition (LPCVD).

그리고, 아래에 제2 금속층(10)의 홀 및 제1 금속층(8)의 드레인 패드가 형성된 부분인 제1 앵커(21)의 중앙부로부터 제1 앵커(21), 식각방지층(13), 제2 보호층(12) 및 제1 보호층(9)을 식각하여 상기 드레인패드까지 비어홀(38)을 형성한 후, 드레인패드로부터 비어홀(38)을 통하여 하부전극(24)의 돌출부까지 비어컨택(39)을 형성한다. 이와 동시에, 제1 상부전극(29)으로부터 제1 절연층(34) 및 지지층(19)의 일부를 통하여 공통 전극선(32)까지 제1 상부전극 연결 부재(36)가 형성되며, 제2 상부전극(30)으로부터 제2 절연층(35) 및 지지층(19)의 일부를 통하여 공통 전극선(32)까지 제2 상부전극 연결 부재(37)가 형성된다.The first anchor 21, the etch stop layer 13, and the second anchor 21 are formed from a central portion of the first anchor 21, which is a portion where the hole of the second metal layer 10 and the drain pad of the first metal layer 8 are formed below. After the protective layer 12 and the first protective layer 9 are etched to form the via hole 38 to the drain pad, the via contact 39 is formed from the drain pad to the protrusion of the lower electrode 24 through the via hole 38. ). At the same time, the first upper electrode connecting member 36 is formed from the first upper electrode 29 to the common electrode line 32 through a part of the first insulating layer 34 and the support layer 19, and the second upper electrode A second upper electrode connecting member 37 is formed from the 30 through the second insulating layer 35 and the support layer 19 to the common electrode line 32.

비어 컨택(39), 제1 및 제2 상부전극 연결 부재(36, 37)는 각기 백금, 탄탈륨 또는 백금-탄탈륨을 스퍼터링 방법 또는 화학기상증착 방법으로 0.1∼0.2㎛의 두께를 갖게 증착시킨 후, 상기 증착된 금속을 패터닝하여 형성한다. 제1 및 제2 상부전극연결부재(36, 37)는 각기 제1 및 제2 상부전극(29, 30)과 공통 전극선(32)을 연결하며, 하부전극(24)은 비어컨택(39)을 통하여 드레인 패드와 연결된다.After the via contact 39 and the first and second upper electrode connecting members 36 and 37 are deposited with platinum, tantalum or platinum-tantalum, each having a thickness of 0.1 to 0.2 μm by a sputtering method or a chemical vapor deposition method, The deposited metal is formed by patterning. The first and second upper electrode connecting members 36 and 37 connect the first and second upper electrodes 29 and 30 to the common electrode line 32, respectively, and the lower electrode 24 connects the via contact 39. It is connected to the drain pad through.

도 3c를 참조하면, 액츄에이터(31) 및 지지요소(18)의 상부에 아큐플로(accuflo)를 스핀 코팅하여 제2 희생층(42)을 형성하고, 제2 희생층의 상부에 제4 포토레지스트(44)를 스핀코팅방법으로 도포한다. 이어서, 거울(41) 및 포스트(40)를 형성하기 위하여 제4 포토레지스트(44)의 상부에 알루미늄 또는 산화규소(SiO₂)로 이루어진 하드 마스크(hard mask)(도시되지 않음)를 형성하고 통상의 사진식각 방법으로 하드 마스크를 패터닝한 후, 이러한 하드 마스크의 패턴을 따라 제4 포토레지스트(44) 및 제2 희생층(42)을 패터닝하여 거울상의 'ㄷ'자의 하부전극(24) 중 지지라인(20)과 인접하지 않고 평행하게 형성된 부분의 일부(즉, 그 상부에 제1 및 제2 상부전극(29, 30)이 형성되지 않은 부분)를 노출시킴으로써, 거울(41)을 지지하는 포스트(40)가 형성될 위치를 만든다.Referring to FIG. 3C, a second sacrificial layer 42 is formed by spin coating an acfloflo on the actuator 31 and the support element 18, and a fourth photoresist on the second sacrificial layer. (44) is applied by spin coating. Subsequently, a hard mask (not shown) made of aluminum or silicon oxide (SiO ₂ ) is formed on top of the fourth photoresist 44 to form the mirror 41 and the post 40. After patterning the hard mask by a photolithography method, the fourth photoresist 44 and the second sacrificial layer 42 are patterned along the pattern of the hard mask to support the lower electrode 24 of the mirror-shaped 'C'. A post supporting the mirror 41 by exposing a portion of the portion formed in parallel with and not adjacent to the line 20 (that is, the portion where the first and second upper electrodes 29 and 30 are not formed thereon). Make a position at which 40 will be formed.

다음에, 상기 하드마스크를 블랭킷에칭(blanket etching) 방법으로 제거한 후, 노출된 하부전극(24) 및 제4 포토레지스트(44)의 상부에 알루미늄(Al)을 스퍼터링 방법으로 증착시켜 약 5000Å의 두께를 갖는 응력조절층(stress control layer)(46)을 형성한다. 이어서, 응력조절층(46)의 상부에 반사성이 우수한 알루미늄(Al)과 같은 금속을 스퍼터링 방법 또는 화학기상증착 방법을 이용하여 약 0.1∼1.0㎛ 정도의 두께로 증착하고, 상기 증착된 금속을 패터닝하여 사각 평판의 형상을 갖는 거울(41)과 거울(41)을 지지하는 포스트(40)를 동시에 형성한다. 그리고, 제2 희생층(42) 및 제4 포토레지스트(44)를 플라즈마 에싱 방법으로 제거한 후, 제1 희생층(14)을 플루오르화 크세논(XeF₂) 또는 플루오르화 브롬(BrF₂)을 사용하여 제거하고 세정 및 건조 처리를 수행하여 도 1에 도시한 바와 같은 TMA 소자를 완성한다.Next, the hard mask is removed by blanket etching, and aluminum (Al) is deposited on the exposed lower electrode 24 and the fourth photoresist 44 by sputtering to have a thickness of about 5000 kPa. A stress control layer 46 is formed. Subsequently, a metal such as aluminum (Al) having excellent reflectivity is deposited on the stress control layer 46 to a thickness of about 0.1 to 1.0 μm using a sputtering method or a chemical vapor deposition method, and the deposited metal is patterned. As a result, a mirror 41 having a rectangular flat plate shape and a post 40 supporting the mirror 41 are simultaneously formed. After the second sacrificial layer 42 and the fourth photoresist 44 are removed by the plasma ashing method, the first sacrificial layer 14 is made of xenon fluoride (XeF ₂ ) or bromine fluoride (BrF ₂ ). Removal, and washing and drying treatments are completed to complete the TMA element as shown in FIG.

그러나, 상술한 박막형 광로조절 장치의 제조 방법에 있어서, 제2 희생층의 상부에 제4 포토레지스트 및 하드마스크를 증착하고 포스트를 형성하기 위하여 이를 패터닝한 후 하드마스크를 블랭킷에칭하여 제거하는 동안, 에칭가스에 의해 하드마스크의 하부에 형성된 제4 포토레지스트의 일부도 식각되어 제4 포토레지스트의 토폴로지(topology)가 저하된다. 이러한 평탄하지 않은 제4 포토레지스트의 상부에 응력조절층 및 거울을 형성하게 되면, 거울의 표면도 평탄하지 않게 형성되어, 입사광의 광효율이 저하되는 문제점이 있다.However, in the above-described manufacturing method of the thin film type optical path control device, while depositing a fourth photoresist and a hard mask on the second sacrificial layer and patterning the same to form a post, the hard mask is removed by blanket etching. A portion of the fourth photoresist formed under the hard mask is also etched by the etching gas, thereby lowering the topology of the fourth photoresist. When the stress control layer and the mirror are formed on the non-flat fourth photoresist, the surface of the mirror is also formed unevenly, which causes a problem that the light efficiency of incident light is lowered.

따라서, 본 발명의 목적은 평탄한 거울을 형성할 수 있는 박막형 광로조절 장치의 제조 방법을 제공하는 것이다.Accordingly, it is an object of the present invention to provide a method of manufacturing a thin film type optical path control apparatus capable of forming a flat mirror.

도 1은 본 출원인의 선행 출원에 기재된 박막형 광로조절 장치의 사시도이다.1 is a perspective view of a thin film type optical path adjusting device described in the applicant's prior application.

도 2는 도 1에 도시한 장치를 A₁-A₂선으로 자른 단면도이다.FIG. 2 is a cross-sectional view of the apparatus shown in FIG. _{1 taken along} lines A ₁ -A ₂ .

도 3a 내지 도 3c는 도 2에 도시한 장치의 제조 공정도이다3A to 3C are manufacturing process diagrams of the apparatus shown in FIG.

도 4는 본 발명에 따른 박막형 광로 조절 장치의 사시도이다.Figure 4 is a perspective view of a thin film type optical path control apparatus according to the present invention.

도 5는 도 6에 도시한 장치를 B₁-B₂선으로 자른 단면도이다.FIG. 5 is a cross-sectional view of the apparatus shown in FIG. 6 taken along line B ₁ -B ₂ .

도 6a 내지 도 6g는 도 5에 도시한 장치의 제조 공정도이다.6A to 6G are manufacturing process diagrams of the apparatus shown in FIG.

＜도면의 주요 부분에 대한 부호의 설명〉<Description of the code | symbol about the principal part of drawing>

100 : 액티브매트릭스 101 : 기판100: active matrix 101: substrate

120 : 트랜지스터 135 : 제1 금속층120: transistor 135: first metal layer

140 : 제1 보호층 145 : 제2 금속층140: first protective layer 145: second metal layer

150 : 제2 보호층 155 : 식각방지층150: second protective layer 155: etch stop layer

160 : 제1 희생층 170 : 지지층160: first sacrificial layer 170: support layer

171 : 제1 앵커 172a, 172b : 제2 앵커171: first anchor 172a, 172b: second anchor

174 : 지지라인 175 : 지지요소174: support line 175: support element

180 : 하부전극 190, 191 : 제1 및 제2 변형층180: lower electrode 190, 191: first and second strained layers

200, 201 : 제1 및 제2 상부전극 210 : 액츄에이터200, 201: first and second upper electrodes 210: actuators

220, 221 : 제1 및 제2 절연층220, 221: first and second insulating layers

230, 231 : 제1 및 제2 상부전극연결부재230 and 231: first and second upper electrode connecting members

250 : 포스트 260 : 거울250: Post 260: Mirror

270 : 비어홀 280 : 비어컨택270: Beer Hall 280: Beer Contact

300 : 제2 희생층 310 : 제2 에어갭300: second sacrificial layer 310: second air gap

320 : 제4 포토레지스트 330 : 하드 마스크320: fourth photoresist 330: hard mask

340 : 응력조절층340: stress control layer

상술한 본 발명의 목적을 달성하기 위하여 본 발명은, 액티브매트릭스의 상부에 액츄에이터를 형성하는 단계, 상기 액티브매트릭스와 상기 액츄에이터 사이에 지지요소를 형성하는 단계, 상기 액츄에이터 및 지지요소의 상부에 제2 희생층 및 포토레지스트를 형성하는 단계, 상기 포토레지스트의 상부에 하드마스크를 형성한 후, 상기 하드마스크를 이용하여 제2 희생층 및 포토레지스트를 패터닝함으로써 하부전극의 일부를 노출시켜 포스트홀을 형성하는 동안 하드마스크를 제거하는 단계, 상기 포토레지스트의 상부 및 포트스홀에 응력조절층을 형성하는 단계, 상기 응력 조절층의 상부에 거울을 형성하는 단계를 포함하는 박막형 광로조절 장치의 제조 방법을 제공한다. 상기 액츄에이터 및 지지요소를 형성하는 단계는 상기 액티브매트릭스의 상부에 제1층, 하부전극층, 제2층 및 상부전극층을 형성한 후, 상부전극층으로부터 순차적으로 패터닝하여 형성된다. 상기 하드마스크는 알루미늄을 스퍼터링 방법 또는 화학기상증착 방법으로 증착시켜 약 200Å의 두께를 갖도록 형성되고, 포스트홀을 형성하기 위하여 제2 희생층 및 포토레지스트를 패터닝하는 동안 제거된다. 상기 응력조절층은 알루미늄을 스퍼터링 방법으로 증착시켜 약 4000∼6000Å의 두께를 갖도록 형성된다.In order to achieve the above object of the present invention, the present invention, the step of forming an actuator on top of the active matrix, forming a support element between the active matrix and the actuator, a second on top of the actuator and the support element Forming a sacrificial layer and a photoresist, after forming a hard mask on top of the photoresist, patterning the second sacrificial layer and the photoresist using the hard mask to expose a portion of the lower electrode to form a post hole Removing a hard mask during the process, forming a stress control layer on the top and the port hole of the photoresist, forming a mirror on top of the stress control layer provides a manufacturing method of the thin film type optical path control device do. The forming of the actuator and the support element is formed by sequentially forming a first layer, a lower electrode layer, a second layer and an upper electrode layer on the active matrix, and then patterning the upper and lower electrode layers sequentially. The hard mask is formed to have a thickness of about 200 mm by depositing aluminum by sputtering or chemical vapor deposition, and removed during patterning of the second sacrificial layer and photoresist to form post holes. The stress control layer is formed by depositing aluminum by a sputtering method to have a thickness of about 4000 to 6000 kPa.

본 발명에 의하면, 포토레지스트의 상부에 하드마스크를 약 200Å 이하의 두께로 형성한 다음, 제2 희생층 및 포토레지스트를 패터닝하여 포스트홀을 형성하는 동안 계속 식각하여 하드마스크를 제거함으로써, 하드마스크 하부의 포토레지스트가 식각되는 것을 방지하여 포토레지스트의 평탄도를 유지할 수 있고, 이에 따라 그 상부에 평탄한 거울을 형성할 수 있다.According to the present invention, a hard mask is formed on the photoresist to a thickness of about 200 GPa or less, and then the second sacrificial layer and the photoresist are patterned to continue to etch while removing the hard mask while forming a post hole, thereby providing a hard mask. The lower photoresist may be prevented from being etched to maintain the flatness of the photoresist, thereby forming a flat mirror thereon.

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 박막형 광로조절 장치를 상세하게 설명한다.Hereinafter, a thin film type optical path adjusting device according to a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명에 따른 박막형 광로조절 장치의 사시도를 도시한 것이며, 도 5는 도 4의 장치를 B₁-B₂선으로 자른 단면도를 도시한 것이다.Figure 4 shows a perspective view of the thin film type optical path control apparatus according to the present invention, Figure 5 shows a cross-sectional view of the device of Figure 4 cut line B ₁ -B ₂ .

도 4를 참조하면, 본 발명에 따른 박막형 광로조절 장치는 액티브매트릭스(100), 액티브매트릭스(100)의 상부에 형성된 지지요소(175), 지지요소(175)의 상부에 형성된 액츄에이터(210) 그리고 액츄에이터(210)의 상부에 형성된 거울(260)을 포함한다.Referring to FIG. 4, the thin film type optical path control apparatus according to the present invention includes an active matrix 100, a support element 175 formed on the top of the active matrix 100, an actuator 210 formed on the support element 175, and And a mirror 260 formed on top of the actuator 210.

도 4 및 도 5를 참조하면, 액티브매트릭스(100)는, M×N(M, N은 정수) 개의 P-MOS 트랜지스터(120)가 내장된 기판(101), P-MOS 트랜지스터(120)의 드레인(105) 및 소오스(110)로부터 연장되어 기판(101)의 상부에 형성된 제1 금속층(135), 제1 금속층(135)의 상부에 형성된 제1 보호층(140), 제1 보호층(140)의 상부에 형성된 제2 금속층(145), 제2 금속층(145)의 상부에 형성된 제2 보호층(150), 그리고 제2 보호층(150)의 상부에 형성된 식각방지층(155)을 포함한다.4 and 5, the active matrix 100 includes a substrate 101 and a P-MOS transistor 120 in which M × N (M and N are integers) P-MOS transistors 120 are embedded. A first metal layer 135 formed on the substrate 101, a first protective layer 140 formed on the first metal layer 135, and a first protective layer extending from the drain 105 and the source 110; The second metal layer 145 formed on the upper portion of the 140, the second protective layer 150 formed on the second metal layer 145, and the etch stop layer 155 formed on the second protective layer 150 are included. do.

도 4를 참조하면, 지지요소(175)는 지지라인(174), 지지층(170), 제1 앵커(171) 및 제2 앵커들(172a, 172b)을 포함한다. 지지라인(174) 및 지지층(170)은 제1 에어 갭(165)을 개재하여 식각방지층(155)의 상부에 수평하게 형성된다. 지지라인(174)의 일부 상에는 공통전극선(240)이 형성되며 지지라인(174)은 이러한 공통전극선(240)을 지지하는 기능을 수행한다.Referring to FIG. 4, the support element 175 includes a support line 174, a support layer 170, a first anchor 171, and second anchors 172a and 172b. The support line 174 and the support layer 170 are horizontally formed on the etch stop layer 155 via the first air gap 165. A common electrode line 240 is formed on a portion of the support line 174, and the support line 174 serves to support the common electrode line 240.

지지층(170)은 사각형의 고리 형상, 바람직하게는 직사각형의 고리 형상을 갖고 지지라인(174)과 동일 평면상에서 직교하는 방향을 따라 지지라인(174)과 일체로 형성된다. 사각형의 고리 형상을 갖는 지지층(170) 중 지지라인(174)과 직교하는 방향으로 수평하게 연장된 2개의 암들 사이의 하부에는 제1 앵커(171)가 상기 2개의 암들과 일체로 형성되어 식각방지층(155)에 부착되며, 상기 2개의 암들의 외측 하부에는 2개의 제2 앵커들(172a, 172b)이 상기 2개의 암들과 일체로 형성되어 식각방지층(155)에 부착된다. 제1 앵커(171) 및 제2 앵커들(172a, 172b)은 각기 사각 상자의 형상을 갖는다.The support layer 170 has a rectangular annular shape, preferably a rectangular annular shape, and is integrally formed with the support line 174 along a direction orthogonal to the support line 174 in the same plane. The first anchor 171 is formed integrally with the two arms in the lower portion between the two arms horizontally extending in the direction orthogonal to the support line 174 of the support layer 170 having a rectangular ring shape to prevent the etching layer 155, and two second anchors 172a and 172b are formed integrally with the two arms at an outer lower portion of the two arms and attached to the etch stop layer 155. The first anchor 171 and the second anchors 172a and 172b each have the shape of a rectangular box.

지지층(170)은 제1 앵커(171)에 의해 중앙부가 지지되며 제2 앵커들(172a, 172b)에 의하여 양측부가 지지되어, 지지층(170) 및 앵커들(171, 172a, 172b)의 단면은 도 5에 도시한 바와 같이 'T'자의 형상을 갖는다.The support layer 170 is centrally supported by the first anchor 171 and both sides are supported by the second anchors 172a and 172b, so that the cross-sections of the support layer 170 and the anchors 171, 172a and 172b As shown in FIG. 5, it has a 'T' shape.

제1 앵커(171)는 식각방지층(155) 중 아래에 제1 금속층(135)의 드레인패드가 형성된 부분 상에 형성된다. 제1 앵커(171)의 중앙부에는 식각방지층(155), 제2 보호층(150), 제2 금속층(145)의 홀(도시되지 않음) 및 제1 보호층(140)을 통하여 제1 금속층(135)의 드레인패드까지 비어홀(270)이 형성되며, 비어홀(270)의 내부에는 비어컨택(280)이 형성된다.The first anchor 171 is formed on a portion in which the drain pad of the first metal layer 135 is formed below the etch stop layer 155. In the central portion of the first anchor 171, the first metal layer may be formed through the etch stop layer 155, the second passivation layer 150, the holes (not shown) of the second metal layer 145, and the first passivation layer 140. The via hole 270 is formed to the drain pad of the 135, and the via contact 280 is formed inside the via hole 270.

액츄에이터(210)는 지지라인(174)에 대하여 거울상의 'ㄷ'자의 형상을 갖고 지지층(170)의 상부에 형성된다. 액츄에이터(210)는 하부전극(180), 제1 변형층(190), 제2 변형층(191), 제1 상부전극(200) 그리고 제2 상부전극(201)을 포함한다. 하부전극(180)은 지지라인(174)에 대하여 소정의 거리만큼 이격된 거울상의 'ㄷ'자의 형상을 가지며, 하부전극(180)의 일측에는 제1 앵커(171)를 향하여 계단형으로 돌출부들이 서로 대응하여 형성된다. 하부전극(180)의 돌출부들은 각기 제1 앵커(171)에 형성된 비어홀(270)의 주위까지 연장된다.The actuator 210 has a mirror-shaped 'c' shape with respect to the support line 174 and is formed on the support layer 170. The actuator 210 includes a lower electrode 180, a first strained layer 190, a second strained layer 191, a first upper electrode 200, and a second upper electrode 201. The lower electrode 180 has a mirror-shaped 'c' shape spaced apart from the support line 174 by a predetermined distance, and protruding portions are stepped toward the first anchor 171 on one side of the lower electrode 180. Are formed corresponding to each other. The protrusions of the lower electrode 180 extend to the periphery of the via hole 270 formed in the first anchor 171, respectively.

비어컨택(280)은 드레인패드로부터 비어홀(280)을 통하여 하부전극(180)의 돌출부까지 형성되어 드레인패드와 하부전극(180)을 전기적으로 연결한다.The via contact 280 is formed from the drain pad to the protrusion of the lower electrode 180 through the via hole 280 to electrically connect the drain pad and the lower electrode 180.

하부전극(180)의 2개의 암들은 각기 직사각 평판의 형상을 가지며, 제1 및 제2 변형층(190, 191)은 각기 하부전극(180)의 2개의 암들보다 좁은 면적의 직사각 평판의 형상을 갖고 하부전극(180)의 2개의 암들의 상부에 형성된다. 또한, 제1 및 제2 상부전극(200, 201)은 각기 제1 및 제2 변형층(190, 191)보다 좁은 면적의 직사각 평판의 형상을 갖고 제1 및 제2 변형층(190, 191)의 상부에 형성된다.The two arms of the lower electrode 180 each have a shape of a rectangular plate, and the first and second deformable layers 190 and 191 each have a shape of a rectangular plate having a smaller area than the two arms of the lower electrode 180. And formed on top of two arms of the lower electrode 180. In addition, the first and second upper electrodes 200 and 201 have a shape of a rectangular plate having a smaller area than that of the first and second strained layers 190 and 191, respectively, and the first and second strained layers 190 and 191. It is formed at the top of the.

제1 상부전극(200)의 일측으로부터 제1 변형층(190) 및 하부전극(180)을 통하여 지지층(170)의 일부까지 제1 절연층(220)이 형성되며, 제1 상부전극(200)의 일측으로부터 제1 절연층(220) 및 지지층(170)의 일부를 통하여 공통전극선(240)까지 제1 상부전극연결부재(230)가 형성된다. 제1 상부전극연결부재(230)는 제1 상부전극(200)과 공통전극선(240)을 서로 연결하며, 제1 절연층(220)은 제1 상부전극(200)과 하부전극(180)이 서로 연결되어 전기적인 단락이 일어나는 것을 방지한다.The first insulating layer 220 is formed from one side of the first upper electrode 200 to a part of the support layer 170 through the first strained layer 190 and the lower electrode 180, and the first upper electrode 200. The first upper electrode connecting member 230 is formed from one side of the first insulating layer 220 and the support layer 170 to the common electrode line 240. The first upper electrode connecting member 230 connects the first upper electrode 200 and the common electrode line 240 to each other, and the first insulating layer 220 may include the first upper electrode 200 and the lower electrode 180. They are connected to each other to prevent electrical shorts.

또한, 제2 상부전극(201)의 일측으로부터 제2 변형층(191) 및 하부전극(180)을 통하여 지지층(170)의 일부까지 제2 절연층(221)이 형성된다. 제2 상부전극(201)의 일측으로부터 제2 절연층(221) 및 지지층(170)의 일부를 통하여 공통전극선(240)까지 제2 상부전극연결부재(231)가 형성된다. 제2 절연층(221) 및 제2 상부전극연결부재(231)는 각기 제1 절연층(220) 및 제1 상부전극연결부재(230)와 나란하게 형성된다. 제2 상부전극연결부재(231)는 제2 상부전극(201)과 공통전극선(240)을 서로 연결하며, 제2 절연층(221)은 제2 상부전극(201)과 하부전극(180)이 서로 연결되어 전기적인 단락이 일어나는 것을 방지한다.In addition, a second insulating layer 221 is formed from one side of the second upper electrode 201 to a part of the support layer 170 through the second deformable layer 191 and the lower electrode 180. The second upper electrode connecting member 231 is formed from one side of the second upper electrode 201 to the common electrode line 240 through a portion of the second insulating layer 221 and the support layer 170. The second insulating layer 221 and the second upper electrode connecting member 231 are formed to be parallel to the first insulating layer 220 and the first upper electrode connecting member 230, respectively. The second upper electrode connecting member 231 connects the second upper electrode 201 and the common electrode line 240 to each other, and the second insulating layer 221 is formed by the second upper electrode 201 and the lower electrode 180. They are connected to each other to prevent electrical shorts.

거울상의 'ㄷ'자형의 하부전극(180) 중 제1 및 상부전극(200, 201)이 형성되지 않은 부분, 즉 지지라인(174)에 대하여 나란하게 형성된 부분에는 거울(260)을 지지하는 포스트(250)가 형성된다. 거울(260) 및 그 하부의 응력조절층(340)은 포스트(250)에 의하여 중앙부가 지지되며 양측부가 제2 에어 갭(310)을 개재하여 액츄에이터(210)의 상부에 수평하게 형성된다. 거울(260)은 광원(도시되지 않음)으로부터 입사되는 광을 소정의 각도로 반사하는 역할을 한다.Posts for supporting the mirror 260 in a portion of the lower '180' shaped mirror-shaped lower electrode 180, the first electrode and the upper electrode 200, 201 is not formed, that is formed side by side with respect to the support line 174 250 is formed. The mirror 260 and the stress control layer 340 thereunder are centrally supported by the post 250, and both sides thereof are horizontally formed on the actuator 210 via the second air gap 310. The mirror 260 serves to reflect light incident from a light source (not shown) at a predetermined angle.

이하 본 발명에 따른 박막형 광로조절 장치의 제조 방법을 도면을 참조하여 상세하게 설명한다.Hereinafter, a method of manufacturing a thin film type optical path control device according to the present invention will be described in detail with reference to the accompanying drawings.

도 6a 내지 도 6f는 도 5에 도시한 장치의 제조 방법을 설명하기 위한 도면들이다. 도 6a 내지 도 6f에 있어서, 도 5와 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.6A to 6F are diagrams for describing a method of manufacturing the apparatus shown in FIG. 5. 6A to 6F, the same reference numerals are used for the same members as in FIG.

도 6a를 참조하면, n형으로 도핑된 규소로 이루어진 웨이퍼인 기판(101)에 실리콘부분산화법(LOCOS)을 이용하여 액티브영역 및 필드영역을 구분하기 위한 소자분리막(125)을 형성한다. 이어서, 상기 액티브영역의 상부에 불순물이 도핑된 다결정규소와 같은 도전물질로 이루어진 게이트(115)를 형성한 후, 이온주입 공정을 이용하여 p⁺소오스(110) 및 드레인(105)을 형성함으로써, 기판(101)에 M×N(M, N은 정수) 개의 P-MOS 트랜지스터(120)를 형성한다.Referring to FIG. 6A, a device isolation layer 125 is formed on a substrate 101, which is a wafer made of silicon doped with n-type, by using silicon partial oxidation (LOCOS) to distinguish between an active region and a field region. Subsequently, after forming the gate 115 made of a conductive material such as polycrystalline silicon doped with impurities on the active region, the p ⁺ source 110 and the drain 105 are formed by using an ion implantation process. M × N (M, N is an integer) P-MOS transistors 120 are formed on the substrate 101.

P-MOS 트랜지스터(120)가 형성된 결과물의 상부에 산화물로 이루어진 절연막(130)을 형성한 후, 절연막(130)에 사진식각 방법을 사용하여 소오스(110) 및 드레인(105)의 일측 상부를 각각 노출시키는 홀(도시되지 않음)을 형성한다. 이어서, 상기 홀이 형성된 절연막(130)의 상부에 티타늄, 질화티타늄, 텅스텐 및 질화물 등으로 이루어진 제1 금속층(135)을 증착한 후 제1 금속층(135)을 사진식각 방법으로 패터닝한다. 이와 같이 패터닝된 제1 금속층(135)은 상기 P-MOS 트랜지스터(120)의 드레인(105)으로부터 후에 형성되는 제1 앵커(171)의 아래까지 연장되는 드레인패드를 포함한다.After forming the insulating film 130 made of oxide on the top of the resultant P-MOS transistor 120 is formed, by using a photolithography method on the insulating film 130, the top of one side of the source 110 and drain 105, respectively A hole (not shown) is formed to expose. Subsequently, the first metal layer 135 made of titanium, titanium nitride, tungsten, nitride, or the like is deposited on the insulating layer 130 on which the holes are formed, and then the first metal layer 135 is patterned by photolithography. The patterned first metal layer 135 includes a drain pad extending from the drain 105 of the P-MOS transistor 120 to the bottom of the first anchor 171 formed later.

제1 금속층(135) 및 트랜지스터(120)가 형성된 기판(101)의 상부에는 제1 보호층(140)이 적층된다. 제 1보호층(140)은 인실리케이트유리(PSG)를 화학기상증착(CVD) 방법을 이용하여 약 8000Å 정도의 두께를 가지도록 형성한다. 제1 보호층(140)은 후속하는 공정의 영향으로 인하여 P-MOS 트랜지스터(120)가 내장된 기판(101)이 손상을 입게 되는 것을 방지한다.The first passivation layer 140 is stacked on the substrate 101 on which the first metal layer 135 and the transistor 120 are formed. The first protective layer 140 is formed of a silicate glass (PSG) to have a thickness of about 8000 kPa using a chemical vapor deposition (CVD) method. The first protective layer 140 prevents the substrate 101 having the P-MOS transistor 120 from being damaged due to a subsequent process.

제1 보호층(140)의 상부에는 제2 금속층(145)이 형성된다. 제2 금속층(145)은 티타늄을 스퍼터링 방법을 사용하여 300Å 정도의 두께로 티타늄층을 형성한 후, 상기 티타늄층의 상부에 질화티타늄을 물리기상증착(PVD) 방법을 사용하여 질화티타늄층을 형성함으로써 완성된다. 제2 금속층(145)은 광원으로부터 입사되는 광이 거울(260)뿐만 아니라, 거울(260)이 덮고 있는 부분을 제외한 부분에도 입사됨으로 인하여, 액티브매트릭스(100)에 광전류가 흘러 소자가 오동작을 일으키는 것을 방지한다. 이어서, 제2 금속층(145) 중 후속 공정에서 비어홀(270)이 형성될 부분, 즉 그 아래에 제1 금속층(135)의 드레인패드가 형성되어 있는 부분을 식각하여 제2 금속층(145)에 홀(도시되지 않음)울 형성한다.The second metal layer 145 is formed on the first protective layer 140. The second metal layer 145 forms a titanium layer having a thickness of about 300 mm by using a sputtering method of titanium, and then forms a titanium nitride layer on the titanium layer using a physical vapor deposition (PVD) method. It is completed by. Since the light incident from the light source is incident not only to the mirror 260 but also to a portion other than the portion covered by the mirror 260, the second metal layer 145 causes a photocurrent to flow in the active matrix 100, causing the device to malfunction. To prevent them. Subsequently, a portion of the second metal layer 145 in which the via hole 270 is to be formed in a subsequent process, that is, a portion in which the drain pad of the first metal layer 135 is formed is etched to form a hole in the second metal layer 145. (Not shown) to form wool.

제2 금속층(145)의 상부에는 제2 보호층(150)이 적층된다. 제2 보호층(150)은 인실리케이트유리(PSG)를 화학기상증착 방법을 사용하여 약 2000Å 정도의 두께를 가지도록 형성한다. 제2 보호층(150)은 후속하는 공정 동안 기판(101) 및 기판(101) 상에 형성된 상기 결과물들이 손상을 입게 되는 것을 방지한다.The second passivation layer 150 is stacked on the second metal layer 145. The second protective layer 150 is formed of a silicate glass (PSG) to have a thickness of about 2000 kPa using a chemical vapor deposition method. The second protective layer 150 prevents the substrate 101 and the resulting products formed on the substrate 101 from being damaged during subsequent processing.

제2 보호층(150)의 상부에는 식각방지층(155)이 적층된다. 식각방지층(155)은 제2 보호층(150) 및 기판(101) 상의 결과물들이 후속되는 식각 공정으로 인하여 식각되는 것을 방지한다. 식각방지층(155)은 산화규소(SiO₂) 또는 오산화인(P₂O₅) 등의 저온산화물(LTO)로 이루어진다. 식각방지층(155)은 저압화학기상증착(LPCVD) 방법을 사용하여 약 350∼450℃ 정도의 온도에서 약 0.2∼0.8㎛ 정도의 두께를 갖도록 형성한다. 따라서, 트랜지스터가 내장된 기판(101), 제1 금속층(135), 제1 보호층(140), 제2 금속층(145), 제2 보호층(150) 및 식각방지층(155)을 포함하는 액티브매트릭스(100)가 완성된다.An etch stop layer 155 is stacked on the second passivation layer 150. The etch stop layer 155 prevents the resultant on the second passivation layer 150 and the substrate 101 from being etched due to the subsequent etching process. The etch stop layer 155 is made of low temperature oxide (LTO) such as silicon oxide (SiO ₂ ) or phosphorus pentoxide (P ₂ O ₅ ). The etch stop layer 155 is formed to have a thickness of about 0.2 to 0.8 μm at a temperature of about 350 to 450 ° C. using a low pressure chemical vapor deposition (LPCVD) method. Accordingly, an active layer including a substrate 101 having a transistor embedded therein, a first metal layer 135, a first passivation layer 140, a second metal layer 145, a second passivation layer 150, and an etch stop layer 155. The matrix 100 is completed.

식각방지층(155)의 상부에는 제1 희생층(160)이 적층된다. 제1 희생층(160)은 액츄에이터(210)를 구성하는 박막들의 적층을 용이하게 하는 기능을 수행한다. 제1 희생층(160)은 폴리실리콘을 500℃ 이하의 온도에서 저압화학기상증착(LPCVD) 방법을 사용하여 약 2.0∼3.0㎛ 정도의 두께를 갖도록 형성한다. 이어서, 제1 희생층(160)의 표면을 화학기계적연마(CMP) 방법을 이용하여 연마함으로써 제1 희생층(160)이 약 1.1㎛ 정도의 두께를 갖도록 그 표면을 평탄화시킨다.The first sacrificial layer 160 is stacked on the etch stop layer 155. The first sacrificial layer 160 serves to facilitate stacking of the thin films constituting the actuator 210. The first sacrificial layer 160 is formed to have a thickness of about 2.0 to 3.0㎛ polysilicon using a low pressure chemical vapor deposition (LPCVD) method at a temperature of 500 ℃ or less. Subsequently, the surface of the first sacrificial layer 160 is polished using a chemical mechanical polishing (CMP) method to planarize the surface of the first sacrificial layer 160 to have a thickness of about 1.1 μm.

도 6b는 제1 희생층(160)을 패터닝한 상태를 나타내는 평면도이다. 도 6b를 참조하면, 제1 희생층(160)의 상부에 제1 포토레지스트(도시되지 않음)를 도포하고 이를 패터닝한 후, 상기 제1 포토레지스트를 마스크로 이용하여 제1 희생층(160) 중 아래에 제2 금속층(145)의 홀(도시되지 않음)이 형성된 부분 및 이와 양측으로 인접한 부분들을 식각하여 식각방지층(155)의 일부를 노출시킴으로써, 후에 형성되는 지지층(170)을 지지하는 제1 앵커(171) 및 제2 앵커들(172a, 172b)이 형성될 위치를 만든다. 따라서, 상기 식각방지층(155)이 소정의 거리만큼 이격된 3개의 사각형의 형상으로 노출된다. 이어서, 상기 제1 포토레지스트를 제거한다.6B is a plan view illustrating a state in which the first sacrificial layer 160 is patterned. Referring to FIG. 6B, after applying and patterning a first photoresist (not shown) on the first sacrificial layer 160, the first sacrificial layer 160 is formed using the first photoresist as a mask. The lower portion of the second metal layer 145 (not shown) formed in the lower portion and the portions adjacent to both sides by etching to expose a portion of the etch stop layer 155, thereby supporting the support layer 170 formed later The position where the first anchor 171 and the second anchors 172a and 172b are to be formed is made. Thus, the etch stop layer 155 is exposed in the shape of three squares spaced apart by a predetermined distance. Subsequently, the first photoresist is removed.

도 6c를 참조하면, 제1층(169)은 상기와 같이 사각형의 형상으로 노출된 식각방지층(155)의 상부 및 제1 희생층(160)의 상부에 적층된다. 제1층(169)은 질화물 또는 금속과 같은 경질의 물질을 저압화학기상증착(LPCVD) 방법을 이용하여 약 0.1∼1.0㎛ 정도의 두께를 가지도록 형성한다. 제1층(169)은 후에 지지층(170), 지지라인(174) 및 앵커들(171, 172a, 172b)을 포함하는 지지요소(175)로 패터닝된다.Referring to FIG. 6C, the first layer 169 is stacked on the upper portion of the etch stop layer 155 and the first sacrificial layer 160 exposed in the shape of a rectangle as described above. The first layer 169 is formed to have a thickness of about 0.1 to 1.0 μm using a low pressure chemical vapor deposition (LPCVD) method of a hard material such as nitride or metal. First layer 169 is later patterned with support element 175 including support layer 170, support line 174 and anchors 171, 172a, 172b.

하부전극층(179)은 제1층(179)의 상부에 적층된다. 하부전극층(179)은 백금(Pt), 탄탈륨(Ta) 또는 백금-탄탈륨(Pt-Ta) 등의 전기전도성을 갖는 금속을 스퍼터링 방법 또는 화학기상증착 방법을 이용하여 약 0.1∼1.0㎛ 정도의 두께를 갖도록 형성한다. 하부전극층(179)은 후에 외부로부터 제1 신호(화상 신호)가 인가되며 거울상의 'ㄷ'자의 형상을 갖는 하부전극(180)으로 패터닝된다.The lower electrode layer 179 is stacked on top of the first layer 179. The lower electrode layer 179 has a thickness of about 0.1 to 1.0 μm using a sputtering method or a chemical vapor deposition method on a metal having electrical conductivity such as platinum (Pt), tantalum (Ta), or platinum-tantalum (Pt-Ta). Form to have. The lower electrode layer 179 is later applied with a first signal (image signal) from the outside and patterned into a lower electrode 180 having a mirror-shaped 'c' shape.

상기 하부전극층(179)의 상부에는 PZT 또는 PLZT 등의 압전물질로 이루어진 제2층(189)이 적층된다. 바람직하게는, 제2층(189)은 졸-겔법으로 제조된 PZT를 스핀코팅하여 약 0.4㎛ 정도의 두께를 가지도록 형성한다. 이어서, 상기 제2층(189)을 구성하는 압전 물질을 급속 열처리(RTA) 방법으로 열처리하여 상변이시킨다. 제2층(189)은 후에 제1 상부전극(200)과 하부전극(180) 사이에 발생하는 제1 전기장에 의하여 변형을 일으키는 제1 변형층(190) 및 제2 상부전극(210)과 하부전극(180) 사이에 발생하는 제2 전기장에 의하여 변형을 일으키는 제2 변형층(191)으로 패터닝된다.A second layer 189 made of a piezoelectric material such as PZT or PLZT is stacked on the lower electrode layer 179. Preferably, the second layer 189 is formed to have a thickness of about 0.4 μm by spin coating PZT prepared by the sol-gel method. Subsequently, the piezoelectric material constituting the second layer 189 is subjected to heat treatment by a rapid heat treatment (RTA) method to perform phase change. The second layer 189 may be formed by the first strained layer 190 and the second upper electrode 210 and the lower portion which are deformed by a first electric field generated between the first upper electrode 200 and the lower electrode 180. It is patterned into a second strained layer 191 causing strain by a second electric field generated between the electrodes 180.

상부전극층(199)은 제2층(189)의 상부에 적층된다. 상부전극층(199)은 백금, 탄탈륨, 은 또는 백금-탄탈륨 등의 전기전도성을 갖는 금속을 스퍼터링 방법 또는 화학기상증착 방법을 이용하여 0.1∼1.0㎛ 정도의 두께를 가지도록 형성한다. 상부전극층(199)은 후에 제2 신호(바이어스 신호)가 각기 인가되며 소정의 거리만큼 이격되는 제1 및 제2 상부전극(200, 201)으로 패터닝된다.The upper electrode layer 199 is stacked on top of the second layer 189. The upper electrode layer 199 is formed to have a thickness of about 0.1 μm to 1.0 μm using a sputtering method or a chemical vapor deposition method of a metal having electrical conductivity such as platinum, tantalum, silver, or platinum-tantalum. The upper electrode layer 199 is later patterned with the first and second upper electrodes 200 and 201 to which second signals (bias signals) are respectively applied and spaced apart by a predetermined distance.

도 6d를 참조하면, 상기 상부전극층(199)의 상부에 제2 포토레지스트(도시되지 않음)를 도포하고 이를 패터닝한 후, 상기 제2 포토레지스트를 마스크로 이용하여 상부전극층(199)을 각기 사각형의 평판의 형상, 바람직하게는 직사각형의 평판의 형상을 가지며, 서로 소정의 거리만큼 분리되어 나란하게 형성된 제1 상부전극(200) 및 제2 상부전극(201)으로 패터닝한다. 제1 및 제2 상부전극(200, 201)에는 각기 외부로부터 후에 형성되는 공통전극선(240)을 통하여 제2 신호가 인가된다. 이어서, 상기 제2 포토레지스트를 제거한다.Referring to FIG. 6D, after applying and patterning a second photoresist (not shown) on the upper electrode layer 199, each of the upper electrode layers 199 may be squared using the second photoresist as a mask. The first upper electrode 200 and the second upper electrode 201 have a shape of a flat plate, preferably a rectangular flat plate, and are separated from each other by a predetermined distance and formed side by side. The second signal is applied to the first and second upper electrodes 200 and 201 through the common electrode line 240 formed later from the outside, respectively. Subsequently, the second photoresist is removed.

계속하여, 상부전극층(199)을 패터닝하는 방법과 동일한 방법으로 제2층(189)을 패터닝하여 각기 직사각형의 형상을 가지며, 서로 소정의 거리만큼 분리되어 나란하게 형성된 제1 변형층(190) 및 제2 변형층(191)을 형성한다. 이 경우, 도 4에 도시한 바와 같이 제1 및 제2 변형층(190, 191)은 각기 제1 및 제2 상부전극(200, 201)보다 약간 넓은 직사각형의 평판 형상을 갖도록 패터닝된다.Subsequently, the second deformable layer 190 is patterned in the same manner as the method of patterning the upper electrode layer 199, each having a rectangular shape, and separated from each other by a predetermined distance and formed in parallel with each other. The second strained layer 191 is formed. In this case, as shown in FIG. 4, the first and second deformable layers 190 and 191 are patterned to have a rectangular flat plate shape slightly wider than the first and second upper electrodes 200 and 201, respectively.

이어서, 상부전극층(199)을 패터닝하는 방법과 동일한 방법으로 하부전극층(179)을 패터닝하여 후에 형성되는 지지라인(174)에 대하여 거울상의 'ㄷ'자의 형상을 가지며, 제1 앵커(171)를 향하여 계단형으로 형성된 돌출부를 갖는 하부전극(180)을 형성한다. 이 경우, 하부전극(180)의 2개의 암들은 각기 제1 및 제2 변형층(190, 191)보다 넓은 면적의 직사각 평판의 형상을 갖는다Subsequently, the lower electrode layer 179 is patterned in the same manner as the patterning of the upper electrode layer 199 to have a mirror-shaped 'C' shape for the support line 174 formed later, and the first anchor 171 may be formed. Towards the lower electrode 180 having a protrusion formed in a stepped shape is formed. In this case, the two arms of the lower electrode 180 have the shape of a rectangular flat plate having a larger area than the first and second deforming layers 190 and 191, respectively.

또한, 하부전극층(179)을 패터닝할 때, 제1층(169)의 일측 상부에 하부전극(180)과는 수직한 방향으로 공통전극선(240)이 하부전극(180)과 동시에 형성된다. 공통 전극선(240)은 후에 형성되는 지지라인(174)의 상부에 하부전극(180)과 소정의 거리만큼 이격되어 형성된다. 따라서, 제1 및 제2 상부전극(200, 201), 제1 및 제2 변형층(190, 191), 그리고 하부전극(180)을 포함하는 액츄에이터(210)가 완성된다.In addition, when the lower electrode layer 179 is patterned, the common electrode line 240 is formed simultaneously with the lower electrode 180 in a direction perpendicular to the lower electrode 180 on one side of the first layer 169. The common electrode line 240 is formed to be spaced apart from the lower electrode 180 by a predetermined distance on the support line 174 formed later. Thus, the actuator 210 including the first and second upper electrodes 200 and 201, the first and second strained layers 190 and 191, and the lower electrode 180 is completed.

계속하여, 제1층(169)을 패터닝하여 지지층(170), 지지라인(174), 제1 앵커(171) 그리고 제2 앵커들(172a, 172b)을 포함하는 지지요소(175)를 형성한다. 이 때, 제1층(169) 중 상기 3개의 사각형의 형상으로 노출된 식각방지층(155)에 접촉되는 부분 중 양측부는 제2 앵커들(172a, 172b)이 되며, 중앙부는 제1 앵커(171)가 된다. 제1 앵커(171) 및 제2 앵커들(172a, 172b)은 각기 사각 상자의 형상을 가지며, 제1 앵커(171)의 아래에는 제2 금속층(145)의 홀(도시되지 않음) 및 제1 금속층(135)의 드레인패드가 형성되어 있다.Subsequently, the first layer 169 is patterned to form a support element 175 comprising a support layer 170, a support line 174, a first anchor 171 and second anchors 172a and 172b. . At this time, both sides of the portion of the first layer 169 that contacts the etch stop layer 155 exposed in the shape of the three quadrangles become second anchors 172a and 172b, and the center portion of the first anchor 171 ) Each of the first anchor 171 and the second anchors 172a and 172b has a rectangular box shape, and a hole (not shown) and a first hole of the second metal layer 145 are disposed below the first anchor 171. The drain pad of the metal layer 135 is formed.

제1 및 제2 상부전극(200, 201)은 각기 지지층(170) 중 지지라인(174)과 직교하는 방향으로 수평하게 연장된 2개의 암들의 상부에 서로 나란하게 형성된다. 따라서, 제1 앵커(171)는 하부전극(180) 사이의 하부에 형성되며, 제2 앵커들(172a, 172b)은 각기 하부전극(180)의 외측 하부에 형성된다.The first and second upper electrodes 200 and 201 are formed parallel to each other on top of two arms horizontally extending in a direction orthogonal to the support line 174 of the support layer 170, respectively. Accordingly, the first anchor 171 is formed below the lower electrode 180, and the second anchors 172a and 172b are formed below the outer electrode 180, respectively.

계속하여, 지지층(170) 및 지지라인(174)을 포함하는 지지요소(175)의 상부 및 액츄에이터(210)의 상부에 제3 포토레지스트(도시되지 않음)를 도포하고 이를 패터닝하여 지지라인(174) 상에 형성된 공통전극선(240)으로부터 제1 및 제2 상부전극(200, 201)의 일부를 노출시킨다. 이 때, 제1 앵커(171)로부터 하부전극(180)의 돌출부들까지도 함께 노출된다.Subsequently, a third photoresist (not shown) is applied and patterned on top of the support element 175 including the support layer 170 and the support line 174 and on the actuator 210 to pattern the support line 174. A portion of the first and second upper electrodes 200 and 201 are exposed from the common electrode line 240 formed on the second electrode. At this time, the protrusions of the lower electrode 180 are also exposed together from the first anchor 171.

이어서, 상기 노출된 부분에 아몰퍼스(amorphous)실리콘 또는 저온산화물인 산화규소(SiO₂) 또는 오산화인(P₂O₅) 등을 증착하고 이를 패터닝함으로써, 제1 상부전극(200)의 일부로부터 제1 변형층(190) 및 하부전극(180)을 통하여 지지층(170)의 일부까지 제1 절연층(220)을 형성하고, 동시에 제2 상부전극(201)의 일부로부터 제2 변형층(191) 및 하부전극(180)을 통하여 지지층(170)의 일부까지 제2 절연층(221)을 형성한다. 제1 및 제2 절연층(220, 221)은 저압화학기상증착(LPCVD) 방법을 사용하여 각기 약 0.2∼0.4㎛ 정도, 바람직하게는 0.3㎛ 정도의 두께를 갖도록 형성한다.Subsequently, by depositing and patterning amorphous silicon or silicon oxide (SiO ₂ ) or phosphorus pentoxide (P ₂ O ₅ ), which is a low temperature oxide, on the exposed portion, a first part of the first upper electrode 200 may be formed. The first insulating layer 220 is formed to a part of the support layer 170 through the first strained layer 190 and the lower electrode 180, and at the same time, the second strained layer 191 is removed from a part of the second upper electrode 201. And a second insulating layer 221 to a part of the support layer 170 through the lower electrode 180. The first and second insulating layers 220 and 221 are formed to have a thickness of about 0.2 to 0.4 µm, and preferably about 0.3 µm, respectively, using low pressure chemical vapor deposition (LPCVD).

그리고, 아래에 제2 금속층(145)의 홀 및 제1 금속층(135)의 드레인패드(132)가 형성된 부분인 제1 앵커(171)의 중앙으로부터 제1 앵커(171), 식각방지층(155), 제2 보호층(150) 및 제1 보호층(140)을 식각하여 드레인패드까지 비어홀(270)을 형성한 후, 드레인패드로부터 비어홀(270)을 통하여 하부전극(180)의 돌출부들까지 비어컨택(280)을 형성한다. 이와 동시에, 제1 상부전극(200)으로부터 제1 절연층(220) 및 지지층(170)의 일부를 통하여 공통전극선(240)까지 제1 상부전극연결부재(230)와 제2 상부전극(201)으로부터 제2 절연층(221) 및 지지층(170)의 일부를 통하여 공통전극선(240)까지 제2 상부전극연결부재(231)가 형성된다.The first anchor 171 and the etch stop layer 155 are formed from the center of the first anchor 171, which is a portion where the hole of the second metal layer 145 and the drain pad 132 of the first metal layer 135 are formed. After the second protective layer 150 and the first protective layer 140 are etched to form the via hole 270 to the drain pad, the via to the protrusions of the lower electrode 180 through the via hole 270. Contact 280 is formed. At the same time, the first upper electrode connecting member 230 and the second upper electrode 201 extend from the first upper electrode 200 to the common electrode line 240 through a part of the first insulating layer 220 and the support layer 170. The second upper electrode connecting member 231 is formed from the second insulating layer 221 and the support layer 170 to the common electrode line 240.

비어컨택(280), 제1 및 제2 상부전극연결부재(230, 231)는 각기 백금 또는 백금-탄탈륨을 스퍼터링 방법 또는 화학기상증착 방법을 사용하여 약 0.1∼0.2㎛ 정도의 두께를 갖도록 증착시킨 후, 상기 증착된 금속을 패터닝하여 형성한다. 제1 및 제2 상부전극연결부재(230, 231)는 각기 제1 및 제2 상부전극(200, 201)과 공통전극선(240)을 연결하며, 하부전극(180)은 비어컨택(280)을 통하여 드레인패드와 연결된다.The via contact 280 and the first and second upper electrode connecting members 230 and 231 are each deposited with platinum or platinum-tantalum to have a thickness of about 0.1 to 0.2 μm using a sputtering method or a chemical vapor deposition method. Then, the deposited metal is formed by patterning. The first and second upper electrode connecting members 230 and 231 connect the first and second upper electrodes 200 and 201 and the common electrode line 240, respectively, and the lower electrode 180 connects the via contact 280. It is connected to the drain pad through.

도 6e를 참조하면, 액츄에이터(210) 및 지지요소(175)의 상부에 아큐플로(accuflo)를 사용하여 제2 희생층(300)을 형성한다. 이러한 아큐플로는 스핀코팅 방법을 이용하여 상기 액츄에이터(210) 및 지지요소(175)의 상부에 도포하고, 후에 에싱(ashing) 방법을 이용하여 제거된다.Referring to FIG. 6E, the second sacrificial layer 300 is formed on the actuator 210 and the support element 175 by using acuflo. This acuflow is applied on top of the actuator 210 and support element 175 using a spin coating method and subsequently removed using an ashing method.

이어서, 제2 희생층(300)의 상부에 제4 포토레지스트(320)를 도포한 후, 제4 포토레지스트(320)의 상부에 알루미늄을 스퍼터링 방법 또는 화학기상증착 방법으로 증착시켜 약 200Å 이하의 두께를 갖는 하드마스크(hard mask)(330)를 형성한다. 상기와 같이 약 200Å 이하의 두께를 갖는 하드마스크(330)는 이 후 포스트홀을 형성하기 위한 패터닝 공정시 식각을 계속 진행(over etch)함으로써 용이하게 제거된다.Subsequently, after the fourth photoresist 320 is coated on the second sacrificial layer 300, aluminum is deposited on the fourth photoresist 320 by a sputtering method or a chemical vapor deposition method. A hard mask 330 having a thickness is formed. As described above, the hard mask 330 having a thickness of about 200 mm or less is easily removed by continuing to etch during the patterning process for forming post holes.

도 6f를 참조하면, 통상의 사진식각 방법으로 하드마스크(330)를 패터닝한 후, 이러한 하드마스크(330) 패턴을 따라 제2 희생층(300)을 패터닝하여 거울상의 'ㄷ'자의 하부전극(180) 중 지지라인(174)과 인접하지 않고 평행하게 형성된 부분의 일부(즉, 그 상부에 제1 및 제2 상부전극(200, 201)이 형성되지 않은 부분)를 노출시킴으로써, 거울(260)을 지지하는 포스트(250)가 형성될 포스트홀을 형성한다. 이 때, 상기 포스트홀을 형성하기 위하여 패터닝을 하는 동안 식각 공정을 계속 진행하여 제4 포토레지스트(320)의 상부에 형성된 하드마스크(330)를 모두 제거한다. 상술한 바와 같이 하드마스크(330)를 블랭킷에칭 방법으로 제거하지 않고, 포스트홀을 형성한 후 계속 식각하여 제거하게 되면, 종래의 블랭킷에칭 방법을 사용하여 하드마스크를 제거하는 경우에서와 같이 제4 포토레지스트(320)의 일부가 식각되어 제4 포토레지스트의 토폴로지(topology)가 저하됨으로써 제4 포토레지스트(320)의 표면이 평탄하지 않게 되는 것을 방지할 수 있다. 이에 따라, 이 후 제4 포토레지스트(320)의 상부에 형성되는 응력조절층 및 거울의 평탄도를 향상시킬 수 있다.Referring to FIG. 6F, after the hard mask 330 is patterned by a conventional photolithography method, the second sacrificial layer 300 is patterned along the hard mask 330 pattern to form a mirror-shaped 'c' lower electrode ( The mirror 260 is exposed by exposing a portion of the portion 180 formed in parallel with the support line 174 without being adjacent to the support line 174 (that is, the portion in which the first and second upper electrodes 200 and 201 are not formed). Posts 250 to support the post holes are to be formed. At this time, the etching process is continued during the patterning to form the post hole to remove all of the hard mask 330 formed on the fourth photoresist 320. As described above, if the hard mask 330 is not removed by the blanket etching method and is continuously removed after the post hole is formed, the fourth hard mask 330 may be removed using the conventional blanket etching method. A portion of the photoresist 320 may be etched to lower the topology of the fourth photoresist, thereby preventing the surface of the fourth photoresist 320 from becoming uneven. Accordingly, the flatness of the stress control layer and the mirror formed on the fourth photoresist 320 may be improved afterwards.

도 6g를 참조하면, 제4 포토레지스트(320)의 상부 및 상기 포스트홀에 알루미늄(Al)을 스퍼터링 방법으로 증착시켜 약 4000∼6000Å 정도의 두께, 바람직하게는 5000Å의 두께를 갖는 응력조절층(stress control layer)(340)을 형성한다. 응력조절층(340)은 이후 거울(260)을 형성하기 위하여 수행되는 금속의 증착 공정시 거울(260)에 발생하는 변형응력(stress)을 완화(release)시키는 역할을 한다.Referring to FIG. 6G, aluminum (Al) is deposited on the upper side of the fourth photoresist 320 and the post hole by a sputtering method, and a stress control layer having a thickness of about 4000 to 6000 GPa, preferably a thickness of 5000 GPa ( stress control layer) 340 is formed. The stress control layer 340 serves to release the strain that occurs in the mirror 260 during the deposition process of the metal that is subsequently performed to form the mirror 260.

이어서, 응력조절층(340)의 상부에 반사성을 갖는 알루미늄(Al)과 같은 금속을 스퍼터링 방법 또는 화학 기상 증착 방법을 사용하여 약 0.1∼1.0㎛ 정도의 두께로 증착하고, 상기 증착된 금속을 패터닝하여 사각 평판의 형상을 갖는 거울(260)과 거울(260)을 지지하는 포스트(250)를 동시에 형성한다.Subsequently, a metal such as aluminum (Al) having a reflective property is deposited on the stress control layer 340 to a thickness of about 0.1 to 1.0 μm using a sputtering method or a chemical vapor deposition method, and the deposited metal is patterned. As a result, a mirror 260 having a rectangular flat plate shape and a post 250 supporting the mirror 260 are simultaneously formed.

그리고, 제2 희생층(300) 및 제4 포토레지스트(320)를 플라즈마 에싱(plasma ashing) 방법으로 제거한 후, 제1 희생층(160)을 플루오르화 크세논(XeF₂) 또는 플루오르화 브롬(BrF₂)을 사용하여 제거하고 세정 및 건조 처리를 수행하여 도 4에 도시한 바와 같은 TMA 소자를 완성한다. 상기와 같이 제2 희생층(300) 및 제4 포토레지스트(320)가 제거되면 제2 희생층(300) 및 포토레지스트(320)의 위치에 제2 에어 갭(310)이 형성되고 제1 희생층(160)이 제거되면 제1 희생층(160)의 위치에 제1 에어 갭(165)이 형성된다.In addition, after the second sacrificial layer 300 and the fourth photoresist 320 are removed by plasma ashing, the first sacrificial layer 160 is fluorinated with xenon (XeF ₂ ) or bromine fluoride (BrF). ₂ ), and the cleaning and drying treatments are performed to complete the TMA device as shown in FIG. As described above, when the second sacrificial layer 300 and the fourth photoresist 320 are removed, a second air gap 310 is formed at the positions of the second sacrificial layer 300 and the photoresist 320 and the first sacrificial layer is formed. When the layer 160 is removed, the first air gap 165 is formed at the position of the first sacrificial layer 160.

본 발명에 따른 박막형 광로조절 장치의 제조 방법에 의하면, 포토레지스트의 상부에 형성된 하드마스크를 종래와 같이 블랭킷에칭으로 제거하지 않고, 하드마스크를 약 200Å 이하의 두께로 얇게 형성한 후, 하드마스크, 제4 포토레지스트 및 제2 희생층을 패터닝하여 포스트홀을 형성하는 동안 하드마스크가 제거되도록 함으로써, 하드마스크 하부의 제4 포토레지스트의 표면이 손상되는 것을 방지하여, 제4 포토레지스트의 상부에 평탄한 응력조절층 및 거울을 형성할 수 있다. 이에 따라, 광의 광효율을 증가시킬 수 있고, 스크린에 투영되는 화상의 화질을 향상시킬 수 있다.According to the manufacturing method of the thin film type optical path control apparatus according to the present invention, the hard mask formed on top of the photoresist is not removed by blanket etching as in the prior art, and the hard mask is thinly formed to a thickness of about 200 GPa or less, and then the hard mask, By patterning the fourth photoresist and the second sacrificial layer to remove the hard mask during the formation of the post holes, the surface of the fourth photoresist under the hard mask is prevented from being damaged, so that the top surface of the fourth photoresist is flat. The stress adjusting layer and the mirror may be formed. Accordingly, the light efficiency of the light can be increased, and the image quality of the image projected on the screen can be improved.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.

Claims

Providing an active matrix comprising a first metal layer having a MOS transistor embedded therein and having a drain pad extending from the drain of the transistor;

After the first layer, the lower electrode layer, the second layer and the upper electrode layer are formed on the active matrix, the upper electrode layer, the second layer and the lower electrode layer are sequentially patterned to form the lower electrode, the first and the second modifications. Forming an actuator comprising a layer and first and second upper electrodes;

Patterning the first layer to form a support line, a support layer, and support means including first and second anchors;

Sequentially depositing a sacrificial layer and a photoresist on the support means and the actuator;

Forming a hard mask on the photoresist, the hard mask having a thickness of about 200 GPa or less;

Removing the hard mask after patterning the hard mask, while etching the photoresist and the sacrificial layer using the patterned hard mask to form post holes;

Forming a stress control layer on the photoresist and on the post holes; And

Method of manufacturing a thin film type optical path control device comprising the step of forming a mirror on top of the stress control layer.