KR20000027634A - Method for manufacturing semiconductor devices - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 고집적, 고용량의 메모리 반도체 소자의 제작시, 작은 크기의 소자들간의 전기적 분리(Isolation)를 위하여 트랜치 구조를 사용할 경우, 마스크 면으로 사용하는 질화막을 메사(mesa) 형태로 경사지게 식각하여 트랜치 벽면에 적당량의 불순물 이온중입을 할 경우 효과적으로 이온 주입을 할 수 있게 한 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device. In particular, in the fabrication of a highly integrated and high capacity memory semiconductor device, a nitride film used as a mask surface when a trench structure is used for electrical isolation between small sized devices is used. The present invention relates to a method of manufacturing a semiconductor device capable of efficiently implanting an ion when an appropriate amount of impurity ions are implanted into a trench wall by etching obliquely in a mesa form.
최근에 보다 많은 정보의 저장을 위하여 고용량의 메모리 소자 개발이 진행되어지고 있다. 또한 제작 비용의 절감과 설계 및 공정상의 편의를 위하여 집적회로 제작시 단일 칩의 면적을 줄이는 방안이 다양하게 연구되어지고 있다.Recently, in order to store more information, development of a high-capacity memory device is in progress. In addition, various methods have been studied to reduce the area of a single chip when fabricating integrated circuits in order to reduce manufacturing costs and to facilitate design and process.
특히 고밀도로 집적하기 위한 여러 가지 기술 중에서 단일 형성 회로소자들간의 층분한 전기적 고립화를 실현하는 기술은 대단히 중요한데, 전기적인 고립이 층분하지 못할 경우, 소자의 동작 특성에 직접적인 영향을 미칠 뿐만 아니라 소자간에 누설 전류가 발생하게 된다.Particularly, among the various technologies for high density integration, the technique of realizing the deep electrical isolation between single-component circuit elements is very important. If the electrical isolation is not sufficient, not only does it directly affect the operation characteristics of the device but also Leakage current will be generated.
최근의 메모리 소자의 경우 저장된 데이터를 유지하기위한 스탠바이(standby) 전류가 대단히 적어 누설 전류의 영향은 더욱 심각하게 고려 되어지고 있다.In recent memory devices, the standby current for retaining stored data is very small, and the influence of leakage current is more seriously considered.
최근에 실리콘 반도체 소자의 제조 과정에서 전기적 고립화를 실현하는 기술로는 STI(Shallow Trench Isolation) 방법이 많이 사용되어져 왔다.Recently, as a technique for realizing electrical isolation in the manufacturing process of a silicon semiconductor device, a shallow trench isolation (STI) method has been widely used.
그러나 이러한 상기한 종래의 방법에서는 다음의 몇 가지 문제점이 나타나고 있다.However, some of the following problems appear in the above-described conventional method.
먼저, 후속 열처리 공정시 실리콘과 산화막 사이의 계면에서 보론 도펀트의 산화막 속으로 편석(segregation)되는 현상이 나타나는데, 이를 막기 위하여 여분의 도펀트를 트랜치 벽면에 이온 주입하게 된다. 이때 기존의 공정에서는 질화막이 수직으로 식각되어 있어서 좁은 간격의 트랜치의 경우 웨이퍼를 기울여서 이온 주입할 때에도 반대편 질화막의 구석 부분 때문에 트랜치 벽면의 깊은 곳까지 도펀트가 주입되지 못하게 되어 결국, 상기한 종래의 문제점을 해결할 수 없게 되고, 이로 인해 반도체 소자의 제조공정 수율 및 신뢰성을 저하시키게 되는 문제점이 있다.First, in a subsequent heat treatment process, segregation occurs into the oxide film of the boron dopant at the interface between the silicon and the oxide film. To prevent this, an extra dopant is ion implanted into the trench wall. In the conventional process, since the nitride film is vertically etched, the dopant is not injected deep into the trench wall due to the corner portion of the opposite nitride film even when the wafer is tilted at a narrow interval, and thus the ion is implanted by tilting the wafer. There is a problem that can not be solved, thereby lowering the manufacturing process yield and reliability of the semiconductor device.
따라서 본 발명은 상기의 문제점을 감안하여, 종래의 트랜치 벽면에 이온 주입하는 공정의 구조적 문제점을 보완하기 위하여 마스크로 사용하는 질화막을 메사형태로 경사지게 식각되게 함으로써 실리콘과 산화막사이의 계면에서 발생되는 도펀트의 편석현상을 보완하고, 이온 주입시 반대쪽 질화막의 방해 없이 웨이퍼를 기울이는 효과를 크게 증대 시킬 수 있고, 적절한 이온 주입 조건을 사용하면 수직으로 이온 주입할 수도 있게 하여 반도체 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.Therefore, in view of the above problems, the present invention provides a dopant generated at an interface between silicon and an oxide film by obliquely etching a nitride film, which is used as a mask, in a mesa form to compensate for a structural problem of a conventional ion implantation into the trench wall surface. It can compensate for segregation phenomenon and greatly increase the effect of tilting the wafer without interfering with the nitride film at the time of ion implantation. Its purpose is to provide a method for manufacturing a semiconductor device that can be improved.
도 1 은 종래의 기술에 따라 트랜치 벽면에 이온 주입을 실시하는 상태를 도시한 단면도1 is a cross-sectional view showing a state of performing ion implantation in the trench wall in accordance with the prior art
도 2 는 본 발명의 기술에 따라 트랜치 식각의 마스크로 사용할 하부 질화막이 메사 형태가 되도록 식각한 상태를 도시한 도면FIG. 2 is a view illustrating a state in which a lower nitride layer to be used as a mask for trench etching according to the technique of the present invention is etched to form a mesa form. FIG.
도 3a 내지 도 3e 는 본 발명의 방법에 따른 반도체 소자의 제조 공정단계를 도시한 단면도3A to 3E are cross-sectional views illustrating the manufacturing process steps of the semiconductor device according to the method of the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
1 : 반도체 기판 2 : 패드 산화막1 semiconductor substrate 2 pad oxide film
3 : 질화막 4 : 감광막3: nitride film 4: photosensitive film
5 : 벽면 산화막5: wall oxide film
상기 목적을 달성하기 위한 본 발명의 특징은,Features of the present invention for achieving the above object,
반도체 기판 상부에 소정 두께의 패드 산화막과 질화막을 차례로 증착하는 단계와,Sequentially depositing a pad oxide film and a nitride film having a predetermined thickness on the semiconductor substrate;
상기 질화막의 상부에 감광막 패턴을 형성하는 단계와,Forming a photoresist pattern on the nitride film;
상기 감광막 패턴을 이용하여 트랜치 식각의 마스크로 사용할 상기 하부 질화막을 식각하되, 메사 형태가 되도록 식각하는 단계와,Etching the lower nitride film to be used as a mask for trench etching using the photoresist pattern, but etching to form a mesa shape;
노출된 반도체 기판을 식각하여 소정깊이의 트랜치를 형성하는 단계와,Etching the exposed semiconductor substrate to form a trench having a predetermined depth;
상기 트랜치의 벽면에 스트레스의 해소를 위하여 소정 두께의 산화막을 증착하는 단계와,Depositing an oxide film having a predetermined thickness to relieve stress on the wall of the trench;
상기 메사 구조의 트랜치 벽면내에 불순물 이온 주입을 하는 단계를 포함한 구성으로 되는 것이다.And impurity ion implantation into the trench wall surface of the mesa structure.
이하 첨부된 도면을 참조하여 본 발명에 대한 상세한 설명을 하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 3a를 참조하면, 반도체 기판(1) 상부에 소정 두께의 패드 산화막(2)과 질화막(3)을 각각 증착한다.Referring to FIG. 3A, a pad oxide film 2 and a nitride film 3 having a predetermined thickness are deposited on the semiconductor substrate 1, respectively.
도 3b를 참조하면, 상기 질화막(3)의 상부에 감광막 패턴(4)을 형성한다.Referring to FIG. 3B, a photosensitive film pattern 4 is formed on the nitride film 3.
이때 상기 감광막(4) 대신 산화막으로 도포하여 패턴을 형성할 수도 있다.In this case, a pattern may be formed by applying an oxide film instead of the photosensitive film 4.
다음, 상기 감광막 패턴(4)을 이용하여 트랜치 식각의 마스크로 사용할 하부질화막(3)을 식각하되, 메사 형태가 되도록 식각한다.Next, the lower nitride layer 3 to be used as a mask for trench etching is etched using the photoresist pattern 4, but is etched to have a mesa shape.
도 3c를 참조하면, 노출된 반도체 기판(1)을 식각하여 소정깊이 예컨데, 2000Å∼3000Å 깊이를 갖는 트랜치(5)를 형성한다.Referring to FIG. 3C, the exposed semiconductor substrate 1 is etched to form a trench 5 having a predetermined depth, for example, 2000 m to 3000 m.
도 3D를 참조하면, 상기 트랜치(5)의 벽면에 트레스의 해소를 위하여 약 20∼200Å 두께의 산화막(6)을 증착한다.Referring to FIG. 3D, an oxide film 6 having a thickness of about 20 to 200 Å is deposited on the wall surface of the trench 5 to eliminate the tress.
도 3e를 참조하면, 엔모스(NMOS) 고립화 영역의 상기 트랜치(5) 벽면에 여분의 보론 도핑을 위하여 메사(mesa)형태의 질화막(3)을 마스크로 하여 보론을 주입(implant)한다.Referring to FIG. 3E, boron is implanted using a mesa nitride film 3 as a mask for extra boron doping on the wall of the trench 5 in the NMOS isolation region.
이때, 주입하는 에너지는 10∼50KeV 로 하며, 웨이퍼를 일정각도 예컨데, 5°내지 35°사이의 각도로 기울여서 여러방향에서 주입하거나, 수직으로 주입한다.In this case, the energy to be injected is 10 to 50 KeV, and the wafer is inclined at a predetermined angle, for example, at an angle of 5 ° to 35 ° to be injected in various directions or vertically.
이때 상기 이온주입시 도우즈 량은 1E12∼1E14 cm-2로 하고, 웨이퍼를 기울이는 경우에는 도우즈(dose)량을 수회에 걸쳐서 나눠서 이온 주입한다.In this case, the dose of the ion implantation is 1E12 to 1E14 cm -2 , and when the wafer is inclined, the dose is divided into several times and ion implanted.
한편, 상기와 같이 트랜치 구조의 고립화(isolation)와 트랜치 벽면의 이온 주입을 위한 질화막의 메사 형태의 구조는 메모리 소자 분야의 집적화 뿐 아니라 비메모리 소자의 집적화를 위한 중요한 기술로서, 실리콘 집적회로의 모든 공정 분야에 적용할 수 있다.Meanwhile, as described above, the mesa-type structure of the nitride film for isolation of the trench structure and ion implantation of the trench wall is an important technology for the integration of non-memory devices as well as the integration of the memory device field. Applicable in the process field.
또한 본 발명은 메모리 반도체 공정을 사용하는 소자의 제작시 전기적 고립화를 실현하여 소자의 동작 특성을 향상시키는 중요 기술로써 사용되어 질 수 있으며, 전기적 고립화를 필요로 하는 여타 반도체 소자의 제작에서도 이러한 개념의 도입이 가능하다.In addition, the present invention can be used as an important technology for improving the operation characteristics of the device by realizing the electrical isolation in the fabrication of the device using a memory semiconductor process, and also in the manufacture of other semiconductor devices that require electrical isolation Introduction is possible.
따라서 일반적인 실리콘 반도체 뿐만 아니라, 화합물 반도체를 포함한 모든 반도체 공정에서 트랜치 구조의 고립화 과정에서, 보론 도펀트(dopant)의 옆면 편석(segregation)현상에 의한 도펀트의 손실을 막기 위한 벽면이온 주입시 상기한 본 발명의 질화막 마스크의 메사 형태 식각방법이 사용되어 질 수 있다.Therefore, in the isolation process of the trench structure in all semiconductor processes including compound semiconductors as well as general silicon semiconductors, the above-described invention when implanting the wall ions to prevent the loss of dopants due to lateral segregation of boron dopants The mesa type etching method of the nitride mask of the mask can be used.
이상 상술한 바와 같이, 본 발명은 고용량, 고밀도의 메모리 반도체 소자의 제작시, 작은 크기의 소자들간의 전기적 분리를 위하여 트랜치 구조를 사용하는 데, 이때 마스크 면으로 사용하는 질화막을 메사 형태로 식각함으로써, 트랜치 벽면에 적당량의 불순물 이온중입을 할 경우 각도를 크게 기울이지 않고도 효과적으로 이온 주입을 할 수 있다.As described above, the present invention uses a trench structure for electrical separation between devices of small size when fabricating a high-capacity, high-density memory semiconductor device, wherein the nitride film used as the mask surface is etched in a mesa form. In the case of implanting an appropriate amount of impurity ions into the trench wall, the ion implantation can be effectively performed without a great inclination.
또한 본 발명은 트랜치 구조의 벽면에서 발생하는 도펀트(dopant)의 편석(segregation)현상을 막는 기술로서, 고립된 트랜지스터 소자의 험프(hump)현상을 방지해 주며, 고립화 영역 사이의 펀치(punch-through) 현상을 막아줄 뿐만 아니라 접합면 중 구석(edge) 성분의 누설 전류를 줄이는 효과를 가져와 보다 우수한 동작 특성의 메모리 반도체 소자의 제작에 사용되어 질 수 있다.In addition, the present invention is a technique for preventing the dopant segregation (phenomena) occurring in the trench structure wall, prevents the hump phenomenon of the isolated transistor device, punch-through between the isolation region It not only prevents the phenomenon but also reduces the leakage current of corner components in the junction, which can be used to manufacture memory semiconductor devices with better operating characteristics.
Claims (4)
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| Application Number | Priority Date | Filing Date | Title |
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| KR10-1998-0045589A KR100357300B1 (en) | 1998-10-28 | 1998-10-28 | Manufacturing method of semiconductor device |
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|---|---|---|---|
| KR10-1998-0045589A KR100357300B1 (en) | 1998-10-28 | 1998-10-28 | Manufacturing method of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
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| KR20000027634A true KR20000027634A (en) | 2000-05-15 |
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| KR (1) | KR100357300B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105355598A (en) * | 2015-10-15 | 2016-02-24 | 武汉新芯集成电路制造有限公司 | Method for restraining reverse narrow width effect and manufacturing CMOS |
-
1998
- 1998-10-28 KR KR10-1998-0045589A patent/KR100357300B1/en not_active IP Right Cessation
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