KR20000027209A - Method of manufacturing field effect transistor having double gate - Google Patents
Method of manufacturing field effect transistor having double gate Download PDFInfo
- Publication number
- KR20000027209A KR20000027209A KR1019980045100A KR19980045100A KR20000027209A KR 20000027209 A KR20000027209 A KR 20000027209A KR 1019980045100 A KR1019980045100 A KR 1019980045100A KR 19980045100 A KR19980045100 A KR 19980045100A KR 20000027209 A KR20000027209 A KR 20000027209A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- gate electrode
- gate
- polysilicon layer
- source
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 230000005669 field effect Effects 0.000 title abstract description 6
- 238000000034 method Methods 0.000 claims abstract description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 25
- 229920005591 polysilicon Polymers 0.000 claims abstract description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 18
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 18
- 239000010703 silicon Substances 0.000 claims abstract description 18
- 238000000206 photolithography Methods 0.000 claims abstract description 14
- 238000005530 etching Methods 0.000 claims abstract description 13
- 238000000059 patterning Methods 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims description 16
- 238000000151 deposition Methods 0.000 claims description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 2
- 238000001459 lithography Methods 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 abstract description 5
- 238000007254 oxidation reaction Methods 0.000 abstract description 5
- 238000001704 evaporation Methods 0.000 abstract 1
- 239000004065 semiconductor Substances 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- 239000007772 electrode material Substances 0.000 description 3
- 239000010453 quartz Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
Description
본 발명은 전계 효과 트랜지스터에 관한 것으로, 특히 채널 영역의 위, 아래 양쪽에 게이트를 설치하는 더블 게이트 FET의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to field effect transistors, and more particularly, to a method of manufacturing a double gate FET in which gates are provided above and below a channel region.
전계효과 트랜지스터(Field Effect Transistor : FET), 예를 들어 실리콘 MOSFET는 도 1에 도시된 바와 같이, 기판(1)상에 형성된 소오스(2) 및 드레인(2')과, 이들 소오스(2) 및 드레인(2') 사이에 형성된 채널 영역(7)과, 상기 채널 영역(7)위에 순차적으로 형성되는 게이트 산화막(5) 및 게이트 전극(6)과, 소오스 및 드레인의 전극(3,4)으로 구성되어 있으며, 이와 같이 구성된 전계효과 트랜지스터는 게이트 전극(6)에 가해지는 전압에 의해 게이트 전극 하부의 채널 영역(7)의 전기장을 변화시킴으로써, 소오스(2)로부터 드레인(2')으로 움직이는 전자 및 전공의 흐름을 조절하는 소자이다.Field Effect Transistors (FETs), for example silicon MOSFETs, have a source (2) and a drain (2 ') formed on the substrate (1), these sources (2) and A channel region 7 formed between the drain 2 ', a gate oxide film 5 and a gate electrode 6 sequentially formed on the channel region 7, and electrodes 3 and 4 of the source and drain. The field effect transistor configured as described above has electrons moving from the source 2 to the drain 2 'by changing the electric field of the channel region 7 below the gate electrode by the voltage applied to the gate electrode 6. And it is an element that controls the flow of the major.
즉, 소오스(2)와 드레인(2')간에 위치하는 채널 영역(7)의 전기장 분포는 게이트 전극(6)에 인가하는 전압에 따라 변한다.That is, the electric field distribution of the channel region 7 located between the source 2 and the drain 2 'varies depending on the voltage applied to the gate electrode 6.
그 결과는 입력 신호인 게이트 전압과 출력신호인 드레인 전류의 상관 관계로 나타나게 되며, 게이트 전압에 대한 드레인 전류의 비를 전달콘덕턴스(Trans conductance) 또는 단순히 이득(gain)이라 한다.The result is represented by the correlation between the gate voltage as the input signal and the drain current as the output signal, and the ratio of the drain current to the gate voltage is referred to as trans conductance or simply gain.
그리고 일반적인 더블 게이트 FET구조는 도 2에 개략적으로 도시되어 있는 바와 같이, 채널 영역(20)의 위와 아래에 각각 상부 게이트 전극(21)와 하부 게이트 전극(22)을 형성하고 이들 채널 영역(20)과 상부 및 하부 게이트 전극(21,22) 사이에 게이트 산화막(23,24)을 형성하고 채널 영역(20)의 양측에는 소오스(25) 및 드레인(26)을 형성하도록 구성되어 있다.In the general double gate FET structure, as shown in FIG. 2, the upper gate electrode 21 and the lower gate electrode 22 are formed above and below the channel region 20, respectively, and these channel regions 20 are formed. And gate oxide films 23 and 24 are formed between the upper and lower gate electrodes 21 and 22, and the source 25 and the drain 26 are formed on both sides of the channel region 20.
이와 같은 구조의 더블 게이트 FET는 채널 영역(20)의 전기장을 더욱 효과적으로 조절할 수 있게되어, 더 큰 이득을 얻을 수 있고, 또 핀치-오프(Pinch-off) 특성을 향상시키고 있으나, 더블 게이트 FET를 제작하는 공정이 매우 어렵기 때문에 이 제조 방법에 관련되어 많은 연구가 진행되고 있다.The double gate FET having such a structure can adjust the electric field of the channel region 20 more effectively, thereby obtaining more gain and improving the pinch-off characteristic. Since the manufacturing process is very difficult, much research is performed regarding this manufacturing method.
종래의 더블 게이트 FET에 대한 제조 방법의 한 예는 도 3(a)~3(f)와 같은 미국특허 USP 5,420,048를 들 수 있다.One example of a manufacturing method for a conventional double gate FET is US Pat. No. 5,420,048 as shown in Figs. 3 (a) to 3 (f).
상기 미국특허에 개시되어 있는 더블게이트 FET의 제조 방법은 다음과 같다.The manufacturing method of the double gate FET disclosed in the US patent is as follows.
먼저, 도 3(a)와 같이, 투명한 석영기판(31)상에 포토리소그래피 공정을 이용하여 순차적으로 하부 게이트 전극(32), 하부 게이트 산화막(33) 및 반도체층(34)을 형성한다.First, as shown in FIG. 3A, the lower gate electrode 32, the lower gate oxide layer 33, and the semiconductor layer 34 are sequentially formed on the transparent quartz substrate 31 using a photolithography process.
다음 3(b)와 같이 포토리소그래피 공정을 이용, 상부 게이트 산화막(35) 및 상부 게이트 전극 물질층(36)을 증착한다.Next, the upper gate oxide layer 35 and the upper gate electrode material layer 36 are deposited using a photolithography process as shown in FIG. 3 (b).
이어 도 3(c)와 같이, 포지티브 포토레지스트(37)을 도포한 후 투명 석영기판(31)의 하측으로 부터 광hν을 조사하고 상기 하부 게이트 전극(32)을 마스크하여 상기 포지티브 포토레지스트(37)을 노광한다.Then, as shown in FIG. 3C, after the positive photoresist 37 is applied, light hν is radiated from the lower side of the transparent quartz substrate 31, and the lower gate electrode 32 is masked to form the positive photoresist 37. ) Is exposed.
그 다음 도 3(d)와 같이, 상기 포지티브 포토레지스트(37)를 현상하여 마스크(38)를 형성한다.Next, as illustrated in FIG. 3D, the positive photoresist 37 is developed to form a mask 38.
그후 도 3(e)와 같이 상기 마스크(38)를 이용 상부 게이트 전극 물질을 상부 게이트 산화막(35)이 완전 노출될 때까지 식각하여 상부 게이트 전극(39)을 형성한다.Thereafter, as shown in FIG. 3E, the upper gate electrode material is etched using the mask 38 until the upper gate oxide layer 35 is completely exposed to form the upper gate electrode 39.
그 다음 상기 마스크(38)을 이용, 상기 반도체층(34)에 이온을 주입하여 소오스 영역(40) 및 드레인 영역(40)을 형성하고 마스크(38)을 제거하면 상기 반도체층(34')을 채널영역으로 하는 더블 게이트 FET가 제조된다.Next, by implanting ions into the semiconductor layer 34 using the mask 38 to form a source region 40 and a drain region 40, and removing the mask 38, the semiconductor layer 34 ′ is removed. A double gate FET having a channel region is manufactured.
즉, 채널영역(34')의 상,하에 하부 및 상부 게이트 산화막 (33,35)를 개재하여 하부 및 상부 게이트 전극(32,39)이 형성되고 소오스 영역(40) 및 드레인 영역(40)을 가지는 더블 게이트 FET가 제조된다.That is, the lower and upper gate electrodes 32 and 39 are formed through the lower and upper gate oxide layers 33 and 35 above and below the channel region 34 ′, and the source region 40 and the drain region 40 are formed. The branch is made with a double gate FET.
또 하나의 더블 게이트 FET 의 제조방법에 대한 예는 "IEDM Technical Digest 1997" 게재된 Hon-sum philip Wong 등의 논문" 25nm 두께의 실리콘 채널을 가진 자기정렬 더블게이트 MOSFET(self-aligned Top and Bottom)Double-Gate MOSFET with 25nm Thick Sillicon Channel)"을 들 수 있다.Another example of a method for fabricating a double gate FET is a paper by Hon-sum philip Wong, et al., Published in "IEDM Technical Digest 1997." A self-aligned top and bottom MOSFET with a 25 nm thick silicon channel. Double-Gate MOSFET with 25nm Thick Sillicon Channel).
즉, 상기 더블 게이트 FET의 제조방법의 주요 공정은 도 4(a)에 도시된 바와 같이, 포토리소그래피 공정, 에피택셜 공정 및 도핑 공정을 이용하여, 실리콘 기판(41)상에 산화막(42,43)을 형성하고 소오스(44) 및 드레인(45)을 연결하는 채널 브릿지(46)를 형성한다.That is, the main process of the method of manufacturing the double gate FET is an oxide film 42,43 on the silicon substrate 41 using a photolithography process, an epitaxial process and a doping process, as shown in FIG. ) And a channel bridge 46 connecting the source 44 and drain 45.
그 다음 도 4(b)에 도시된 바와 같이 상기 채널 브릿지(46) 상하에는 상부 게이트 산화막(47) 및 하부 게이트 산화막(48)을 개재하고, 상기 소오스(44) 및 드레인(45)과도 절연 산화물로 격리되게 하여 상부 및 하부 게이트 전극(49,50)을 형성하도록 한 것이다.Next, as shown in FIG. 4B, an oxide is also insulated from the source 44 and the drain 45 through the upper gate oxide layer 47 and the lower gate oxide layer 48 above and below the channel bridge 46. The upper and lower gate electrodes 49 and 50 are formed to be isolated from each other.
그러나 도 3(a)~도 3(f)에 도시된 종래의 더블 게이트 FET의 제조방법은 밑면으로 부터 조사된 광을 이용하여 포토리소그래피 공정을 행하기 때문에 반드시 석영 등의 투명 기판을 이용하여야 하고 이로 인해 기판의 가격이 고가로 될 뿐만 아니라 일반적인 실리콘 기판을 이용 할 수 없으며, 또한 포토리소그래피 공정으로 마스크를 만든 다음 상부 게이트 산화막을 노출 시킨 후 이 마스크를 이용, 윗쪽에서 이온을 주입하여 드레인 및 소오스 영역을 형성하여야 하기 때문에 상부 게이트 산화막이 손상을 입게 된다는 문제점이 있었다.However, in the conventional method of manufacturing the double gate FET shown in FIGS. This not only increases the cost of the substrate, but also makes it impossible to use a general silicon substrate, and also creates a mask by a photolithography process, exposes an upper gate oxide layer, and then implants ions from the top using the mask to drain and source. Since the region must be formed, there is a problem that the upper gate oxide film is damaged.
또한 도 4(a) 및 도 4(b)에 도시된 종래의 더블 게이트 FET의 제조 방법은 채널 브릿지를 형성하기 전, 소오스/드레인 에피텍셜 공정때, 채널 브릿지에 도핑이 되고, 또한 매우 얇은 채널 브릿지를 형성한 후 위,아래에 상부 및 하부 게이트 산화막을 형성하여야 하므로 채널층의 두께 및 게이트 산화막의 두께를 정확히 조절하기가 어려울 뿐만 아니라 채널층과 게이트 산화막이 노출되기 때문에 채널층과 게이트 산화막의 막질(layer quality)이 좋지 않게 되는 문제점이 있었다.In addition, the conventional method of manufacturing the double gate FET shown in FIGS. 4A and 4B is doped into the channel bridge during the source / drain epitaxial process before forming the channel bridge, and also a very thin channel. Since the top and bottom gate oxides should be formed on the top and the bottom of the bridge after forming the bridge, it is difficult to accurately control the thickness of the channel layer and the gate oxide layer, and the channel layer and the gate oxide layer are exposed. There was a problem that the film quality (layer quality) is not good.
따라서 본 발명은 이와 같은 종래 기술의 문제점을 감안하여 발명한 것으로, 본 발명의 목적은 이득 및 핀치-오프 특성이 뛰어난 더블 게이트 FET을 안정되게 제작하는 제조 방법을 제공하기 위한 것이다.Therefore, the present invention has been invented in view of the above problems of the prior art, and an object of the present invention is to provide a manufacturing method for stably manufacturing a double gate FET having excellent gain and pinch-off characteristics.
도 1은 전형적인 MOSFET의 구조를 나타낸 단면도,1 is a cross-sectional view showing the structure of a typical MOSFET,
도 2는 개략적인 더블 게이트 FET의 구조를 나타낸 단면도2 is a cross-sectional view showing a schematic structure of a double gate FET
도 3(a)~도 3(f)는 종래의 더블 게이트 FET의 각 제조 공정에 있어서의 단면을 나타낸 도면,3 (a) to 3 (f) are cross-sectional views in respective manufacturing steps of a conventional double gate FET;
도 4(a) 및 도 4(b)는 종래의 더블 게이트 FET의 주요 공정에서의 단면을 개략적으로 나타낸 도면,4 (a) and 4 (b) schematically show a cross section in the main process of a conventional double gate FET,
도 5(a)~도 5(c)는 본 발명의 더블 게이트 FET의 주요 공정에서의 단면을 개략적으로 나타낸 도면이다.5 (a) to 5 (c) are schematic diagrams showing a cross section in the main process of the double gate FET of the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
1 : 기판 2,25 : 소오스1: substrate 2,25: source
2',26 : 드레인 3 : 소오스 전극2 ', 26: drain 3: source electrode
4 : 드레인 전극 5,23,24 : 게이트 산화막4: drain electrode 5, 23, 24: gate oxide film
6 : 게이트 전극 7,20 : 채널영역6 gate electrode 7,20 channel region
21 : 상부 게이트 전극 22 : 하부 게이트 전극21: upper gate electrode 22: lower gate electrode
31 : 석영기판 32,50 : 하부 게이트 전극31: quartz substrate 32, 50: lower gate electrode
33,48 : 하부 게이트 산화막 34 : 반도체층33,48: lower gate oxide film 34: semiconductor layer
35,47 : 상부 게이트 산화막 36 : 상부 게이트 전극 물질층35, 47: upper gate oxide layer 36: upper gate electrode material layer
37 : 포지티브 포토 레지스트 38 : 마스크37 positive photoresist 38 mask
39,49 : 상부 게이트 전극39,49: upper gate electrode
40 : 소오스 영역, 드레인 영역 41 : 실리콘 기판40 source region and drain region 41 silicon substrate
42,43 : 산화막 44 : 소오스42,43: oxide film 44: source
45 : 드레인 46 : 채널 브릿지45: drain 46: channel bridge
101 : 반도체 기판 102 : 절연막101 semiconductor substrate 102 insulating film
103 : n+고농도 폴리실리콘층 104 : 하부게이트 산화막층103: n + high concentration polysilicon layer 104: lower gate oxide layer
105 : 실리콘층 106 : 상부게이트 산화막층105: silicon layer 106: upper gate oxide film layer
107' : 상부 게이트 전극 영역 110 : 소오스 및 드레인 전극 영역107 ': upper gate electrode region 110: source and drain electrode region
이와 같은 본 발명의 목적을 달성하기 위한 본 발명의 더블 게이트 FET의 제조방법은, 절연 기판위에 절연막 및 제 1 도전형 고농도 폴리 실리콘층을 순차적으로 형성한 후 포토리소그래피 공정을 이용하여 상기 제 1 도전형 고농도 폴리 실리콘층을 선택적으로 식각하여 제 1 게이트 전극을 형성하는 단계와, 상기 제 1 게이트 전극을 포함하는 웨이퍼 전표면위에 제 1 게이트 산화막층, 채널 영역용의 실리콘층, 제 2 게이트 산화막층 및 상기 제 2 게이트 산화막층을 보호하고 제 2 게이트 전극용의 제 1 도전형 고농도 폴리 실리콘층을 순차적으로 형성하는 단계와, 포토리소그래피 공정을 이용하여 소오스 및 드레인 영역을 이용한 부분을 패터닝하고 상기 채널 영역용의 실리콘 층에서 에치스톱 되도록 상기 제 2 게이트 산화막층을 선택적으로 식각하는 단계와, 상기 식각된 웨이퍼의 전표면에 제 1도전형 고농도 폴리실리콘층을 증착하고 포토리소그래피 공정을 이용 패터닝한 후 선택적으로 식각하여 소오스, 드레인 및 제 2 게이트 전극영역을 분리하여 형성하는 단계를 구비함을 특징으로 한다.The method of manufacturing a double gate FET of the present invention for achieving the object of the present invention, by sequentially forming an insulating film and a first conductive type high concentration polysilicon layer on an insulating substrate and then using the photolithography process the first conductive Selectively etching the high concentration polysilicon layer to form a first gate electrode, a first gate oxide layer, a silicon layer for a channel region, and a second gate oxide layer on the entire surface of the wafer including the first gate electrode. And protecting the second gate oxide layer and sequentially forming a first conductive high concentration polysilicon layer for a second gate electrode, patterning a portion using a source and a drain region using a photolithography process, and patterning the channel. Selectively etching the second gate oxide layer to etch stop in a silicon layer for a region And depositing a first conductive high concentration polysilicon layer on the entire surface of the etched wafer, patterning the photoconductive lithography process, and selectively etching to separate the source, drain, and second gate electrode regions. Characterized in having.
이하 첨부 도면을 근거하여 본 발명의 실시예에 대하여 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, the Example of this invention is described based on an accompanying drawing.
도 5(a)~도 5(c)는 본 발명에 의한 더블 게이트 FET의 각 제조공정의 단면을 개략적으로 도시한 것이다.5 (a) to 5 (c) schematically illustrate cross sections of respective manufacturing steps of the double gate FET according to the present invention.
본 발명의 제조방법은 먼저, 도 5(a)에 도시된 바와 같이, 반도체 기판(101)위에 절연막(102)을 형성한다.In the manufacturing method of the present invention, first, as shown in FIG. 5A, an insulating film 102 is formed on a semiconductor substrate 101.
이때 반도체 기판(101)은 실리콘을, 절연막으로는 SiO2를 각각 사용하나, 경우에 따라서는 반도체 기판(101)은 GaAs, 절연막은 Si3N4을 사용할 수 있다.In this case, silicon is used as the semiconductor substrate 101 and SiO 2 is used as the insulating film, but in some cases, GaAs may be used as the semiconductor substrate 101 and Si 3 N 4 may be used as the insulating film.
그 후 제 1게이트 전극인 하부 게이트 전극 영역으로 사용하기 위한, n+고농도 폴리실리콘층(103)을 형성한다.Thereafter, n + high concentration polysilicon layer 103 is formed for use as the lower gate electrode region, which is the first gate electrode.
이때 폴리 실리콘 층의 두께는 대략 1000Å정도 되도록 증착한다.At this time, the thickness of the polysilicon layer is deposited to approximately 1000Å.
그 다음 포토 리소그래피 공정을 이용 제 1 게이트 전극인 하부 게이트 전극으로 사용하기 위하여 필요한 영역만 남기고, 나머지 폴리 실리콘층은 식각 공정으로 제거한다.Then, only the regions necessary for using the photolithography process as the lower gate electrode, which is the first gate electrode, are removed, and the remaining polysilicon layer is removed by an etching process.
이어, 도 5(b)에 도시된 바와 같이, 상기 n+고농도 폴리실리콘층(103)을 포함하는 웨이퍼 전 표면에 산화공정을 이용하여 20-100Å 두께의 하부 게이트 산화막층(104)을 증착하고 이어, 실리콘 채널층으로 이용하기 위한 실리콘층(105)을 증착한다.Subsequently, as shown in FIG. 5 (b), the lower gate oxide layer 104 having a thickness of 20-100 μm is deposited on the entire surface of the wafer including the n + high concentration polysilicon layer 103 by using an oxidation process. Subsequently, a silicon layer 105 for use as a silicon channel layer is deposited.
그리고 그 위에 상기 하부 게이트 산화막층(104)의 형성조건과 동일조건으로 상부 게이트 산화막층(106)을 형성하고, 이어 상기 상부 게이트 산화막층(106)을 보호하고, 상부 게이트 전극영역으로 이용하기 위한 n+고농도 폴리실리콘층(107)을 증착한다.The upper gate oxide layer 106 is formed thereon under the same conditions as that of forming the lower gate oxide layer 104, and then the upper gate oxide layer 106 is protected and used as the upper gate electrode region. n + polysilicon is deposited at a high concentration layer 107.
이때 n+고농도 폴리실리콘층(107)의 두께는 중요하지 않으므로 대략 1000Å정도, 또는 그 이상이나 이하로 하여도 된다.At this time, since the thickness of the n + high concentration polysilicon layer 107 is not important, the thickness may be about 1000 kPa or more or less.
그 다음 도 5(c)에 도시된 바와 같이, 포토리소그래피 공정을 이용하여 소오스 및 드레인 전극 영역으로 이용하는 부분을 패터닝하고 선택적으로 식각하여 실리콘 채널층으로 이용하기 위한 실리콘층(105)에서 "에치스톱(etch stop)" 되도록 한다.Then, as shown in FIG. 5 (c), " etch-stop " in the silicon layer 105 for patterning and selectively etching portions used as source and drain electrode regions using a photolithography process to use as a silicon channel layer. (etch stop) ".
그 다음, 상기 상부 게이트 전극 영역으로 이용하기 위한 n+고농도 폴리실리콘층(107)의 형성조건과 동일 조건으로 n+고농도 폴리실리콘층을 증착한 후 소오스 및 드레인 전극 영역으로 이용할 부분과 상부 게이트 전극 영역으로 이용할 부분을 분리하기 위해 포토리소그래피 공정을 이용하여 패터닝하고 선택적으로 식각하여 소오스 및 드레인 전극 영역(110)과 상부 게이트 전극 영역(107')을 분리하여 형성한다.Next, after depositing the n + high concentration polysilicon layer under the same conditions as the formation conditions of the n + high concentration polysilicon layer 107 for use as the upper gate electrode region, the portion to be used as the source and drain electrode regions and the upper gate electrode In order to separate portions to be used as regions, the source and drain electrode regions 110 and the upper gate electrode regions 107 ′ are formed by patterning and selectively etching the photolithography process.
이와 같은 본 발명의 더블 게이트 FET의 제조방법은 다음과 같은 효과가 있다.Such a method of manufacturing the double gate FET of the present invention has the following effects.
(1) 더블 게이트 소자 제조시 채널층 및 게이트 산화막이 제조된 후에는 다시 노출되지 아니하므로 채널층의 두께 및 게이트 산화막층의 두께가 형성후에는 변하지 않으며, 이로인해 상기 채널층 및 게이트 산화막층의 막질 등의 특성이 형성시와 동일하게 유지된다.(1) The thickness of the channel layer and the thickness of the gate oxide layer do not change after formation because the channel layer and the gate oxide layer are not exposed again when the double gate element is manufactured. Properties such as film quality are kept the same as when formed.
(2) 더블 게이트 FET 소자를 제조할 때, 채널에 연결되는 소오스/드레인 고농도 폴리실리콘 영역과 상부 게이트 전극의 고농도 폴리실리콘 영역을 동시의 증착에 의해 형성한 후, 식각 공정을 이용하여 상부 게이트 전극 및 소오스/드레인 고농도 영역으로 분리되기 때문에 상부 게이트 전극 및 소오스/드레인 고농도 영역의 일함수(work fuction)가 같게 되는 효과가 있으며, 이로 인해 소자 시뮬레이션 또는 설계시 유리하다.(2) When fabricating a double gate FET device, the source / drain high concentration polysilicon region connected to the channel and the high concentration polysilicon region of the upper gate electrode are formed by simultaneous deposition, and then the upper gate electrode using an etching process. And since the source / drain is separated into the high concentration region, the work function (work fuction) of the upper gate electrode and the source / drain high concentration region is the same, which is advantageous in the device simulation or design.
(3) 게이트 산화막 위에서 이온 주입하는 공정이 없으므로 게이트 산화막층에 손상을 주지 않는다.(3) Since there is no process of ion implantation on the gate oxide film, the gate oxide film layer is not damaged.
(4) 따라서 보다 안정적인 공정을 통해 더블 게이트 FET 소자를 제조할 수 있다.(4) Therefore, the double gate FET device can be manufactured through a more stable process.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0045100A KR100493275B1 (en) | 1998-10-27 | 1998-10-27 | Manufacturing Method of Double Gate Ft (FET) |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0045100A KR100493275B1 (en) | 1998-10-27 | 1998-10-27 | Manufacturing Method of Double Gate Ft (FET) |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000027209A true KR20000027209A (en) | 2000-05-15 |
| KR100493275B1 KR100493275B1 (en) | 2005-07-28 |
Family
ID=19555535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1998-0045100A KR100493275B1 (en) | 1998-10-27 | 1998-10-27 | Manufacturing Method of Double Gate Ft (FET) |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100493275B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102457156B1 (en) | 2015-09-09 | 2022-10-24 | 삼성디스플레이 주식회사 | Display apparatus having gate driving circuit and driving method thereof |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60110164A (en) * | 1983-11-21 | 1985-06-15 | Matsushita Electric Ind Co Ltd | Thin film field effect transistor and manufacture thereof |
| JPH01219824A (en) * | 1988-02-29 | 1989-09-01 | Seikosha Co Ltd | Amorphous silicon thin film transistor array substrate |
| JPH04283967A (en) * | 1991-03-13 | 1992-10-08 | Hitachi Ltd | Semiconductor device and manufacture thereof |
| JPH07321322A (en) * | 1994-05-20 | 1995-12-08 | Citizen Watch Co Ltd | Field effect transistor |
| US5658806A (en) * | 1995-10-26 | 1997-08-19 | National Science Council | Method for fabricating thin-film transistor with bottom-gate or dual-gate configuration |
-
1998
- 1998-10-27 KR KR10-1998-0045100A patent/KR100493275B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100493275B1 (en) | 2005-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940007074B1 (en) | Fabrication of self-alligned t-gate hemt | |
| US6201278B1 (en) | Trench transistor with insulative spacers | |
| US5296398A (en) | Method of making field effect transistor | |
| EP0224614B1 (en) | Process of fabricating a fully self- aligned field effect transistor | |
| KR0177785B1 (en) | Transistor with offset structure and method for manufacturing the same | |
| JP3455452B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH0228332A (en) | Self-aligning gate process | |
| US6686300B2 (en) | Sub-critical-dimension integrated circuit features | |
| US4143388A (en) | Mos type semiconductor device | |
| KR940001402B1 (en) | Manufacturing method of semiconductor device with gold-structure | |
| KR20070007046A (en) | Transistor manufacture | |
| US6747313B1 (en) | Thin film transistor | |
| JP3420301B2 (en) | Method for manufacturing thin film transistor | |
| KR100493275B1 (en) | Manufacturing Method of Double Gate Ft (FET) | |
| US20040099891A1 (en) | Sub-critical-dimension integrated circuit features | |
| KR0186090B1 (en) | Method of manufacturing thin film transistor | |
| JPH11220128A (en) | Mosfet and manufacture thereof | |
| JPS616871A (en) | Manufacture of field-effect transistor | |
| KR0141780B1 (en) | The manufacture of semiconductor device | |
| KR950000155B1 (en) | Manufacturing method of fet | |
| KR960013945B1 (en) | Soi transistor structure | |
| KR0170513B1 (en) | Mos transistor and its fabrication | |
| JPH03793B2 (en) | ||
| KR100190374B1 (en) | Thin film transistor having high on/off current ratio and fabrication method of the same | |
| KR0140701B1 (en) | Nmos transistor using the multilevel poly gate |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |